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Les circuits logiques programmables

Programmable logic devices (PLD)

Dr. Ahmed BELHANI


Université Conatantine1
Email: ahmed.belhani@umc.edu.de
Avril 2021
1.Naissance

System On-Board Système imité

• Composants connus
• Câblage identifiable
• Fonction déterminable
1I.Solution

broche externe et
fusible entre la
Connexion par
PLD

interne
E S
Fonction logique
programmée et
non câblée


Programmateur de
circuits PLD
1II.Définitions
Définitions1: PLD

Un circuit logique programmable est un circuit intégré qui peut être programmé
par l'utilisateur pour réaliser n'importe quelle fonction logique. Il est conçu
d’un réseau de porte AND reliée à un réseau de porte OR
III.Définitions « suite »
Définitions 2: ligne de produit (product line)

Les entrées de la porte logique AND dans un PLD sont est représentées par
une seule ligne dite ligne de produit

Définitions 3: ligne d'entrée (input line)


Elle indique l'état de la variable d'entrée (0 ou 1) dans une matrice de portes
AND dans un PLD, chaque variable est représentée par deux lignes d'entrée;
une pour la variable et l'autre pour son complément

Fusibles intacts
Lignes d’entrée Ligne de produit

Fusibles claqués
Figure II.2 : Description d‘un PLD avec une matrice de fusible
Figure II. 1 : Matrice de fusibles (forme compact)
de connexion
III.Définitions « suite »
Définitions 4: Matrice programmable Somme de produits ( programmable matrix of Sum-of-product )
 
La conception d'un PLD repose essentiellement sur un nombre de portes logiques
AND et OR organisées en matrice programmable SOP et dont les connexions se font
par des fusibles.

Architecture SOP
IV. Types de PLD
Selon l’architecture du réseau AND et OR on peut
distinguer plusieurs type de PLD
PLD
PRO
PLA PAL GAL CPLD
M
IV. Types de PLD « Suite »
 A. PROM à fusibles
 Les premiers circuits programmables apparus sur le marché sont les PROM
bipolaires à fusibles, c'est l'association d'un réseau AND fixe réalisant le
décodage d'adresse et un réseau de portes OR programmable par
l'utilisateur.

Si ces trois fusibles sont intacts:


O0=S1+S2+S3

Si ces trois fusibles sont intacts:


O1=S6+S7+S8
 b. PLA (Programmable Logic Array)

 Une autre variante dite PLA (Programmable Logic Array) a été mise sur le marché
vers les années 80 ; il s'agit de laisser à l'utilisateur la programmation de n'importe
quelle fonction logique à travers un réseau AND programmable et un réseau OR
programmable

Si ces deux fusibles sont intacts

Et si ces fusibles sont

Et si fusibles sont

Résultats: O0=A’D’+BD’
 C. PAL

 Il s'agit d'un réseau OR fixe et un réseau AND programmable; cette


architecture a été mise en place du fait que des fonctions logiques ne
requièrent que quelques termes produits par sortie. Cette conception
présente l'avantage de l'augmentation de la vitesse par rapport au PLA
V. Architecture Interne des PAL: OLMC Output Logic Micro Cell
Les entrées sont inversées à l’intérieur du circuits: « 0» signifie Not (I) La sortie de la 1ère porte And située
On a donc deux entrées dans le réseau And: I et Not(I) en haut sert à, l'activation ou désactivation de la sortie:
1: sortie transmise à l’extérieur
0: sortie non transmise à l’extérieure

Architecture combinatoire interne d’une micro cellule logique de


sortie d’un PAL

La sortie finale est réinjectée dans le réseau pour une réutilisation Notons que la sortie finale représente celle inversée

Dans ce cas:
• L’activation/désactivation vient de l’exterieure
• La sortie finale passe par une bascule
• La réinjection se fait via la sortie inversée de la
bascule
• Une ligne d’horloge externe est utilisée pour la
bascule

Architecture séquentielle interne d’une micro cellule logique de


sortie d’un PAL
 Nomenclature

Exemples
le circuit PAL 16L8
10 entrées
6entrées/sorties (réinjectées)
Active Low
us ible line
uf u t
er d i np
d res s
= mbe r
A
l l +nu
ir st c e ber
l in ef nu m
t
ro duc
p

Dernier fusible:
2016+31=2047
VI. Logiciels de programmation

ABEL: http://meteosat.pessac.free.fr/Cd_elect/laurent.lubrano.free.fr/ressour/pdf/abel.PDF

CUPL: https://fr.freedownloadmanager.org/Windows-PC/WinCupl-GRATUIT.html

PALASM: http://www.pldworld.com/_otherplds/palasm/-engr.uky.edu/_melham01/ee481/software.htm

MPLAB:
https://www.microchip.com/en-us/development-tools-tools-and-software/mplab-ecosystem-downloads-arc
hive
VI. PAL universel
Ce sont des circuits ayant des cellules effaçables et des sorties configurables
en combinatoire ou séquentiels
VI. Exemple de PAL universel:PALCE
16V8
Cellule d’architecture globale
commune à toutes les OLMC
Cellules d’architecture
locales spécifique à chaque
toutes les OLMC

OLMC du PAL 16v8


Configurations possible de l’OLMC du PAL 16V8
VII. GAL:Gneric Array Logic
Ce sont des circuits ayant les mêmes caractéristiques que les PAL universel mais
ils disposent des OLMC de différentes tailles (nombre terme produit)

Exemple : GAL22V10
Il dispose de 10 OLMC de différents termes produits :
2 OLMC ont 8 termes produits
2 OLMC ont 10 termes produits
2 OLMC ont 12 termes produits
2 OLMC ont 14 termes produits
2 OLMC ont 16 termes produits
La configuration des macro-cellules et plus simple que le PAL16V8, il dispose de deux
cellules d’architecture locales S1 et S0.
Toutes les OLMC ont une mise à « 0 » asynchrone commune  dite AR et une mise à
« 1 » synchrone commune dite SP. Ces deux entrées correspondent à deux termes
produits
SP, une fois active, force toutes les bascules à « 1 » à l’arrivé de la première impulsion
de CK .
AR, une fois active, force toutes les bascules à « 0 » sans attendre le signal CK .
VIII: PLD programmable sur site: exemple ispGAL22V10 :In-
System programmability
 C’est un GAL qui peut être programmé une fois il est implanté dans le circuit, la programmation est faite par une
interface dit JTAG (Joint Test Action Group IEEE Standard 1149.1) disposant de quatre signaux avec GND et
VCC

Interface JTAG
Signal Description
TCK: Test Clock Signale d’horloge permettant d’introduire les instructions, les données
et les entrées de commande dans la puce en présence de front montant
et de récupérer les sorties sur le front descendant.
TMS Test Mode Select Entrée série pour contrôler l’état JTAG. L’état de ce bit au front
montant de l’horloge détermine l’action prise par la puce (entrée ou
sortie)
TDI Test Data Input Entrée série pour les instructions et la programmation des données, les
données sont détectées sur front montant de l’horloge.
TDO Test Data Output Sortie série pour tester les instructions à partir de la puce, les données
se mettent en sortie sur front descendant de l’horloge.
TRST Test Reset Input Remise à zéro asynchrone active à l’état bas utilisé pour initialiser
(Extended JTAG only) le contrôleur JTAG

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