UNIVERSIDAD NACIONAL

DE COLOMBIA

Ingeniería Electrónica ng. Jhon Jairo RamírezEcheverry

LÓGICA SECUENCIAL
 LÓGICA SECUENCIAL
 Introducción a la lógica secuencial
 Biestables
 Biestable S-R y S – R (Metaestabilidad)
 Latche’s
 Latche S-R
 Latche tipo D
 Flip-Flop’s
 Flip-Flop tipo S-R
 Flip-Flop Maestro-Esclavo tipo D
 Entradas asíncronas Reset y Preset
 Flip-Flop J-K
 Flip-Flop tipo T (Toggle o conmutación)
 Introducción a la lógica
secuencial
 Un circuito lógico secuencial es aquel
cuya salida depende no sólo de sus
entradas actuales, sino también de la
secuencia pasada de entradas.
 El estado de un circuito secuencial es
“una colección de variables cuyos
valores contienen toda la información
acerca del pasado, necesario para
explicar el comportamiento futuro del
circuito” (Herbert Hellerman)
 Introducción a la lógica
secuencial
 En un circuito de lógica digital, las
variables de estado son valores
binarios, correspondientes ciertas
señales lógicas del circuito; y sirven
para describir el funcionamiento de un
circuito secuencial en particular.
 Un circuito con n variables de estado
binarias tiene 2n estados posibles.
(Máquinas de estado finito)
 Introducción a la lógica
secuencial
 Los cambios de estado de los circuitos
secuenciales se presentan en tiempo
especificados por una señal de reloj de
funcionamiento libre.
 Una señal de reloj es de estado activo
alto si los cambios de estado se
presentan en el flanco de subida del
reloj o cuando el reloj está en alto; y de
estado activo bajo para el caso
complementario.
 La señal de reloj puede ser generada a
través de cristales de cuarzo o
multivibradores de circuito integrado.
 Introducción a la lógica
secuencial
SEÑAL DE RELOJ

C LK

tH tL P e río d o = tp e r
tp e r F r e q u e n c ia = 1 / t p e r

Flanco de subida Flanco de bajada

 Introducción a la lógica
secuencial
 En la clase se verán
fundamentalmente dos tipos de
circuitos secuenciales:
 Circuitos secuenciales de
retroalimentación con el fin de
obtener memoria.
 Máquinas de estado síncronas y
asíncronas temporizadas con el fin de
generar una secuencia de estados
arbitraria.
 Biestable
 Elemento básico de los circuitos
secuenciales
 Recibe también el nombre de
CERROJO
 Al agregársele algunas señales de
entrada se convierte en:
 LATCHE
 FLIP-FLOP
 Llamado también REGISTRO
BÁSICO
 Biestable
Los circuitos secuenciales pueden
clasificarse en:
1. Síncronos: Las entradas, salidas y
estados internos se muestrean y
actualizan en instantes de tiempo
definidos según una determinada señal
de reloj. (Flip-Flop y Latche)
2. Asíncronos: Los circuitos responden a
cambios en las entradas en cualquier
momento. (Biestable o cerrojo)
 Biestable
Diagrama de bloques de un
biestable
. Q
Entradas
Datos y . Salidas
habilitadores .
Q

Q = “1” Salida en estado alto

Q = “0” Salida en estado bajo

La entrada del biestable requiere de un estado momentáneo para cambi

de estado su salida y permanecer en dicho estado aún después de la
desaparición del pulso de entrada (MEMORIA)
Biestable básico
Biestable con inversores
Vent1 Vsal1
Q

Vent2 Vsal2 Q
Análisis digital:
Q = “1” Salida Q =
“0”

Q = “0” Salida Q =
“1”
 Biestable básico
Biestable con inversores
Vent1 Vsal1 Análisis analógico:
Q Vent1= Vsal2
= T(Vent2)
= T(Vsal1)

Vent2 Vsal2
Q = T(T(Vent1))
Vent2=T(T(Vent2))
Estable
Vsal1= Vent2
Metaestable
Estable

Vent1= Vsal2
 Biestable S-R
Set - Reset
Entradas Salidas
R Q(t) S R Q(t+1) Q(t+1
Q )
0 0 0 0 1
0 0 1 0 1
0 1 0 1 0
0 1 1 0 0
Q
S 1 0 0 1 0
1 0 1 0 1
1 1 0 1 0
S Q
1 1 1 0 0
R Q
S R Q* QN*
Ecuación Característica: 0 0 Q QN Memoria
0 1 0 1 Reset
Set
Q (t +1) = S .R + R ⋅Q (t ) 1
1
0
1
1
0
0
0 Inválido
 Biestable S-R
Diagrama de tiempo
R
Q

Q
S

QN
 Biestable S-R
Entradas activas a nivel bajo
Entradas Salidas
Q(t) S R Q(t+1) Q(t+1
0 0 0 1 )
1
0 0 1 1 0
0 1 0 0 1
0 1 1 0 1
1 0 0 1 1
1 0 1 1 0
1 1 0 0 1
1 1 1 1 0

S R Q* QN*
0 0 1 1
0 1 1 0
1 0 0 1
1 1 Q QN
 LATCHES
 Un cerrojo es sensible a sus entradas
S y R en todo momento.
 El Latche es un cerrojo con una
entrada adicional llamada
habilitación.
 Habilitación por nivel.
 LATCHES tipo S-R
Entradas Salidas
S R C Q* QN*
S
Q 0 0 1 Q QN
0 1 1 0 1
C
1 0 1 1 0
QN 1 1 1 1 1
R x x 0 Q QN

S
Q
C
Q
R
 LATCHES tipo S-R
S
Q

QN
R

Ignorada mientras C es 0. Ignorada hasta que C es 1.

QN
 LATCHE tipo D
Entradas Salidas
D
Q(t) C D Q(t+1) Q(t+1
Q )
0 0 X 0 1
C 1 0 X 1 0
0 1 0 0 1
QN
0 1 1 1 0
1 1 0 0 1

D Q 1 1 1 1 0

C Q
C D Q* QN*

1 0 0 1
Ecuación Característica:
1 1 1 0
Q(t +1) = C.D + C ⋅ Q(t ) 0 x Q QN
 LATCHE tipo D
D
Q

QN

Q
 FLIP-FLOP
 Un latche es sensible a sus entradas
durante el tiempo que el usuario
habilite el dispositivo en la entrada.
 El Flip-Flop es un cerrojo con una
entrada de habilitación por flanco de
subida o de bajada.
 Habilitación por reloj.
 FLIP-FLOP tipo S-R
Edge-Triggered

CK S R Q(t+1)
S Q
0 X X Q(t)
CK
Q 1 X X Q(t)
R 0 0 Q(t)

Ecuación Característica: 0 1 0

1 0 1
Q (t +1) = S .R + R ⋅Q (t ) 1 1 1*
 FLIP-FLOP tipo D
Maestro-esclavo
(master-slave)

QM
D D Q D Q Qs

C C Q QsN

CLK

D CLK Q* QN*
D Q
0 0 1
Q
CLK
1 1 0

x 0 Q QN
Ecuación Característica:
Q* =D x 1 Q QN
 FLIP-FLOP tipo D
Maestro-esclavo
(master-slave)

QM
D D Q D Q Qs

C C Q QsN

CLK

CLK

QM

QN
FLIP-FLOP con entradas
Síncronas o Asíncronas
 Se usan para forzar al F-F a un
estado particular independiente de
las entradas CLK y datos (D, S y R).
 Se etiquetan por lo regular como:
 Reset y Preset (Asíncronas)
 Clear y Set (Síncronas)
FLIP-FLOP con entradas
Síncronas o Asíncronas
 FLIP-FLOP con entradas
Asíncronas
PR_L
D
Q

PR
D Q

CLK Q
CLR Q N

CLK

CLR _L
 FLIP-FLOP J-K
Entradas Salidas
CLK Q(t) J K Q(t+1) Q(t+1)
J 0 0 0 0 1
D Q Q
0 0 1 0 1
K
CLK Q QN 0 1 0 1 0

CLK 0 1 1 1 0

1 0 0 1 0
1 0 1 0 1
J K CLK Q* QN* 1 1 0 1 0

x x 0 Q QN J 1 1 1 0 1
Q
x x 1 Q QN C LK 0ó x x x Q(t) Q(t)’
0 0 Q QN Q 1
K
0 1 0 1 Ecuación Característica:
1 0 1 0
1 1 QN Q Q* = J ⋅Q +K ⋅Q
 FLIP-FLOP J-K
J
D Q Q
K
CLK Q QN

CLK

C LK

Q
 FLIP-FLOP tipo T

1 J
D Q Q Q Q
T CLK
T CLK Q QN Q QN
K

CLK

T Q
Ecuación Característica:
Q* = T ⋅ Q + T ⋅ Q
Q