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L addition et la soustraction Biniare

L Addition et la Soustraction sont des oprations fondamentales dans les systmes digitaux, et des ordinateurs en particulier. Leur ralisation se fait partir d une chane de circuits Additionneur/Soustracteur complet 1-bit. Cette approche est appel Addition propagation de retenue Son inconvnient, c est sa lenteur dans les systmes de conception larges.

Le Dpassement est une issue importante pour les ordinateurs. En gnral, les processeurs numriques sont munis de circuit Hardware adquat pour dtecter les cas de dpassement.
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Semi-Additionneur

Ou Demi-Additionneur (SansRetenue d entre)


Dec Binary 1 1 +1 +1 2 10

Ajouter 2digitsbinaires A0 , B0 -> les bits d entre S0 -> la Somme C1 -> La Retenue de sortie (carry out)

A0B0

S0 C 1

A 0

S0
B 0

0 0 1 1

0 1 0 1

0 1 1 0

0 0 0 1

C1

Addition Multi-Binaire Considrer un additionneur 1-bit pour chaque position binaire.

A3 A2 A1 A0

B3 B2 B1 B0

A 0 1 0 1

B 0 1 1 1

C 1 A 0 B 0 S 1

1 1 1 1

1 0 1 1 1 0 0

Ci+1

Ci Ai +Bi Si
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Chaque position binaire cre une Somme et une Retenue (Carry)

Additionneur Complet 1-bit Un additionneur complet ( 1-bit) comporte la Retenue d entre Ci. Donc il possde deux sorties (Ci+1, Si). Le positionnement des 1 dans le Tableau-K pous Si, rappelle quelque chose. C est quoi?

XOR
Ci Ai B i S i C i+1
Ci AiBi

0 0 0 0 1 1 1 1

0 0 1 1 0 0 1 1

0 1 0 1 0 1 0 1

0 1 1 0 1 0 0 1

0 0 0 1 0 1 1 1

00

01

11

10

0 1

1 1
Si

1 1

Ai Bi Ci

Si

Maintenant considrant l implmentation de Ci+1 Carry out .

Ci A Bi 0 0 0 0 1 1 1 1 0 0 1 1 0 0 1 1 0 1 0 1 0 1 0 1

Si Ci+1 0 0 1 0 1 0 0 1 1 0 0 1 0 1 1 1

Ci
Ci

AiBi
0

Bi 00 01 11 10

1 1
Ai

Ci+1

Ci+1= Ai.Ci + Bi.Ci + Ai.Bi

Ou bien
Bi

CiAiBi 00
0 Ci 1

01

11

10

1
Ai

1 1

Ci+1

Ci+1= Ai.Bi + Ci.(Ai + Bi)


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Un Additionneur Complet ( 1-bit) peut ainsi tre fait partirde 2 Semi-Additionneurs 1-bit, en plus d une porte OU.

Si = Ai + Bi + Ci Ci+1= Ai.Bi + Ci.(Ai + Bi)


Ci Ai Bi
Si

C i+1
Semi-Additionneur Semi-Additionneur

Un Additionneur Complet ( 1-bit) est une pice essentielle dans les conceptions de systmes digitaux.

Ai

Bi

C i+1

Additionneur Complet (1-bit)

Ci

Si
Block Diagramme

Additionneur Complet N-bits Pour obtenir un Additionneur Complet ( N-bit), il suffit d enchaner N Additionneur Complet ( 1-bit) en srie. Par exemple, pour N=4:
A3 B3 A2 B2 A1 B1 A0 B0

Additionneur Complet (1-bit)

Additionneur Complet C3 (1-bit)

Additionneur Complet C2 (1-bit)

Additionneur Complet C1 (1-bit)

C4

S3

S2

S1

S0

C A B S

1 0 0 1

1 1 1 1

1 0 1 0

0 1 1 0
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Pour N=8

Additionneur Complet 8bits

-bits

A7

B7

A6

B6

A2

Additionneur Complet C 7

Additionneur Complet (1-bit)

Additionneur Complet (1-bit) (1-bit)

C 5

Additionneur Complet (1-bit) C4

Additionneur Complet (1-bit) C 3

Additionneur Complet (1-bit) C 2

Additionneur Complet (1-bit)

Additionneur C 1 Complet (1-bit)

C8

S7

S2

S1

S0

Consquence: Le temps de propagation (ou le retard) est proportionnel la taille (n) de l Additionneur Complet. Par exemple: Un Additionner Complet 8-bits est plus lent par rapport un Additionner Complet 4-bits, car le temps de la propagation de la Retenue Ci est deux fois plus pour obtenir le rsultat final. Ce type d Additionneur s appelle Additionneur Propagation de Retenue. Il existe d autres types d additionneur plus rapide, tel que Additionneur retenue anticipe Look-Ahead Adder .
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Soustracteur Complet N-bits Un Soustracteur Complet ( N-bit) peut se raliser:


Soustraire un nombre est la mme chose que: 1. Calculer le complment 2 (C2) de ce nombre 2. et faire laddition ensuite.

Ainsi si on ajoute un additionner complet ( n-bit) une logique hardware ralisant le complment 2 , le Soustracteur Complet ( nbit), se dduit directement de l additionneur en question.

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Pour N=4

Soustracteur Complet 4-bits

La logique hardware ralisant le complment 2 , ne peut tre qu une porte XOR. Ainsi, en analysant de plus prt ce circuit:
A3 B3 A2 B2 A1 B1 A0 B0

Additionneur Complet (1-bit)

C3

Additionneur Complet (1-bit)

C2

Additionneur Complet (1-bit)

C1

Additionneur Complet (1-bit)

C4

SD 3

SD 2

SD 1

SD 0

Ce circuit ralise, dans le cas ou le signal de control S = 1 , l addition de A (A 3A2A1A0) avec B + 1.

C est dire, l addition de A avec le Complment de 2 de B Ce qui revient effectuer lopration: D = A -B


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Circuit Additionneur/Soustracteur

(Complet 4-bits)

En ralit le circuit prcdent ralise la fois une addition et une soustraction, suivant que le signal de control S prend la valeur 0 ou 1 respectivement.
B3 A3 B2 A2 B1 A1 B0 A0

S
Note:
S sert
slectionner le type d opration effectuer l Addition ou la Soustraction. MAIS aussi il permet d effectuer le C2 dans le cas d une soustraction.

A_C 1-b

A_C 1-b

A_C 1-b

A_C 1-b

C4

SD3

SD2

SD1

SD0

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Le problme de Dpassement

(Overflow)

Dfinition: Quand deux valeurs de mme signe sont ajoutes: Le rsultat ne rentre pas dans la bande du nombre de bits rserve aux oprandes. Le Rsultat aura donc un signe oppos, de ce qu il doit tre.
Cn 00 0010 0011 -------0101 2 3 5 Cn-1 01 0011 0110 -------1001 3 6 -7 DPS 11 1110 1101 -------1011 -2 -3 -5 Cn C 10 1101 1010 -------0111 -3 -6 7 DPS
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n-1

00 0010 1100 -------1110 2 -4 -2

11 1110 0100 -------0010 -2 4 2

Circuit de Dpassement

Il existe des circuits permettant de prvoir quand il y a de dpassement. Comme:

AN-1 BN-1 CN-1 CN


Dpassement si 1

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Additionneur BCD
Somme Binaire
K 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 1 1 Z8 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 Z4 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0 Z2 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1

A laide de 2 additionneurs 4-bits et 3 portes logiques


Somme BCD
Z0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 C 0 0 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 1 1 S8 0 0 0 0 0 0 0 0 1 1 0 0 0 0 0 0 0 0 1 1 S4 0 0 0 0 1 1 1 1 0 0 0 0 0 0 1 1 1 1 0 0 S2 0 0 1 1 0 0 1 1 0 0 0 0 1 1 0 0 1 1 0 0 S0 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19
DECIMAL

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S8 S4 S2 S1
(Mano)

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Additionneur LookAhead

Cest un Additionneur Parallle


Permettant de rduire leffet de propagation de la Retenue.

A partir du circuit de la page 7:


Ci Ai Bi

Si

C i+1
Semi-Additionneur Semi-Additionneur

Gi =Ai.Bi Pi= Ai+Bi Si= Pi + C i

Carry Generate
Car produit 1 quand Ai etBi sont 1

Carry Propagate
Carelle permet de propager la retenue de Ci vers Ci+1

Ci+1 =Gi+ Pi.Ci


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Ainsi:

C0 =Retenue dentre C1 =G0+ P0.C0 C2 = G1+ P1.C1 =G1+ P1.(G0+ P0.C0) = 1+ P1.G0 + P1.P0.C0 G C3=G2+ P2.C2 = G2+ P2.(G1+P1.C1)= = G2+ P2.G1 +P2.P1.G0 + P2.P1.P0.C0 etc.
SdP
Implmentation 2 niveaux MAIS beaucoup de Portes logiques

NOTE: Chaque Retenue Ci (i = 0,1,2, ) est gnre sparment Pas de propagation de Retenue Moins de retard MAIS beaucoup de Portes
logiques par rapport au type d addition Propagation de Retenue Compromis Vitesse/Densit. (bien connu dans la conception des systmes VLSI)

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Ralisation Hardware Dun Additionneur type

Carry LookAhead

Mano

(Mano)

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(Mano)

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Multiplicateur Binaire

(Mano)

22

(Mano)
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