Electrónica Digital 2010

Electrnica Digital
Ing. Ral V. Castillo C.
Introduccin a los sistemas digitales
Magnitudes analgicas y digitales

Circuitos electrnicos
Analgicos
Digitales
Sistemas electrnicos analgicos
amplificador
Sistemas electrnicos digitales
Reproductor de CD
D/A
amplificador
Dgitos binarios (bit)

Lgica positiva
Alto = 1 Bajo = 0 Lgica negativa Alto = 0 Bajo = 1
Dgitos binarios (bit)

Grupos de bits 0s y 1s Representan: Nmeros Letras Smbolos Instrucciones etc.

(Cdigos)
La Lgica Combinacional contra la Secuencial

Representacin de entradas/salidas de circuitos lgicos:
X Entradas Y Z
Circuito Lgico
Salida
Circuitos de lgica combinacional: La salida depende solo de las entradas actuales. La relacin de entrada/salida esta descrita por una tabla de verdad. Circuitos de lgica secuencial: La salida depende de las entradas actuales y de las salidas previas. La relacin de entrada/salida esta descrita por una tabla de estados.
Compuertas Lgicas Bsicas

Tablas de verdad
A B
A B 0 1 0 1 B 0 1 0 1 Y 0 0 0 1 Y 0 1 1 1
Y = A and B
0 0 1 1
A B
Y = A or B
A 0 0 1
Y = no A
A Y 0 1 1 0
Representacin de la Lgica Digital

1.- Diagramas de circuitos a nivel transistor
Vcc
A Z
B S

2.- Tablas de verdad
S 0 0 0 0 1 A 0 0 1 1 0 0 1 1 B 0 1 0 1 0 1 0 1 Z 0 0 1 1 0 1 0 1
3.- Diagramas lgicos

A S S SB B SA Z
1 1 1

4.- Bloques construidos previamente encapsulados, por ejemplo: Multiplexor
74X157
G
S A B
S 1A 1B 2A 2B 3A 3B 4A 4B 4Y 3Y 2Y 1Y
5.- Ecuaciones: Z = S A + S B

6.- Varios Lenguajes de descripcin de Hardware
VHDL Library IEEE Use IEEE otd_LOGIC_1i64 all Entity Vchap1mux is port (A, B, S in STD_LOGIC; Z; out STD_LOGIC); ABEL Module chap1mux Title 'Two-input multiplexer CHAP1MUX device P16V8 A, B, S Z pin 1, 2, 3; pin 13 intype com
END Vchap1mux; Architecture Vchap1mux_arch of Vchap1mux is Begin Z < = A when S = ?0? Else B; End Vchap1mux_arch;
Equations WHEN S = = 0 THEN Z = A; ELSE Z = B, End chap1mux
Niveles Lgicos
VHmax VHmin
ALTO (1 binario) Inaceptable
VLmax VLmin
BAJO (0 binario)
Niveles Lgicos
TTL CMOS
VHmax = 5V VHmin = 2V VLmax = 0,8V VLmin = 0V
VHmax = VDD VHmin = 70% VDD VLmax = 30% VDD VLmin = VSS
Formas de onda digitales
Alto(H) Flanco anterior o de subida Bajo(L)
Flanco posterior o de bajada
Alto(H) Flanco anterior o de bajada Bajo(L)
Flanco posterior o de subida
Pulso positivo
Pulso negativo
Formas de onda digitales

caracterstica de un pulso no ideal
90%
Amplitud
50% 10%
tH Anchura del pulso
Zonas no lineales
Lnea base tr Tiempo de subida tf Tiempo de bajada
Caractersticas de las formas de onda

Peridica
T1
T2
T3
T4
T5 Frecuencia = 1/T
Perodo = T = T1 = T2 = T3 = T4 = T5 = ... = Tn
No peridica
Ciclo de trabajo de formas de onda peridicas

T TW
10
11
t (ms)
Ciclo de trabajo = (tW/T)100%
Informacin en seales digitales a travs de un diagrama de tiempos

0 1 1 1 0 0 1 0 1 1 0
Reloj
Perodo de bit
Cronograma o diagrama de tiempos

Entrada A
Entrada B
Entrada C
Entrada D
Salida
0 0
0 0
0 0
Transferencia de datos
Comunicacin serie asncrona
Computadora
t0 t1 t2 t3 t4 t5 t6 t7 t8
Modem
Esta se desarroll para solucionar el problema de la sincrona y la incomodidad de los equipos. En este caso la temporizacin empieza al comienzo de un caracter y termina al final, se aaden dos elementos de seal a cada caracter para indicar al dispositivo receptor el comienzo de este y su terminacin.
Serie sincrona
Al inicio del caracter se aade un elemento que se conoce como "Start Space"(espacio de arranque),y al final una marca de terminacin. Para enviar un dato se inicia la secuencia de temporizacin en el dispositivo receptor con el elemento de seal y al final se marca su terminacin.
Comunicacin serie sncrona
Computadora
Perifrico
Este tipo de transmisin se caracteriza porque antes de la transmisin de propia de datos, se envan seales para la identificacin de lo que va a venir por la lnea, es mucho mas eficiente que la Asncrona pero su uso se limita a lneas especiales para la comunicacin de computadoras, porque en lneas telefnicas deficientes pueden aparecer problemas.
Por ejemplo una transmisin serie es Sncrona si antes de transmitir cada bit se enva la seal de reloj y en paralelo es sncrona cada vez que transmitimos un grupo de bits.
Paralelo
Computadora
0 1 1 0 1 0 0 0 t0 t1
Impresora
Operaciones lgicas bsicas

Tablas de verdad
AND
A B
B 0 1 0 1 B 0 1 0 1
Y 0 0 0 1 Y 0 1 1 1
Y=AB
0 0 1 1
OR
A B
Y=AB
A 0 0 1
NOT
Y = A
A Y 0 1 1 0
Funciones lgicas bsicas

Funcin comparacin
Comparador A
ENTRADAS DOS NMEROS BINARIOS
A>B A=B
SALIDAS TRES ESTAADOS LGICOS
A<B

Funcin aritmtica de suma
Sumador
ENTRADAS DOS NMEROS BINARIOS ACARREO DE ENTRADA
A B Cin
7 Cout
SUMA ACARREO DE SALIDA

Funcin aritmtica de resta Funcin aritmtica de multiplicacin Funcin aritmtica de divisin Funcin de conversin de cdigo

Funcin de codificacin
9 Codificador
7 4 1 0
8 5 2 .
9 6 3 +/-
8 7 (de 6 5 4 3 2 1 +/. 0
teclado)
Cdigo binario

Funcin de decodificacin
Decodificador
Entrada binaria
(BCD a 7segmentos)

Funcin de seleccin de datos
A B C
Multiplexor Demultiplexor
D E F
Entrada de control de secuencia de conmutacin
Entrada de control de secuencia de conmutacin

Funcin de almacenamiento
Flip-flop

Registros
a.- entrada serie salida serie b.- entrada serie salida paralelo c.- entrada paralelo salida paralelo d.- entrada paralelo salida serie
(b)
(c)
(a)
(d)

Memorias semiconductoras Memorias magnticas Memorias pticas

Funcin de recuento
Contador
Pulsos de entrada
Salida en paralelo (Total de pulsos recibidos)
Circuitos Lgicos Bsicos
Circuitos Integrados Digitales

Familias Lgicas Familia Lgica: Coleccin de diferentes Circuitos Integrados que tienen caractersticas de circuito similares. El diseo de circuitos de la compuerta bsica de cada familia es la misma. Los parmetros ms importantes para la evaluacin y comparacin de las familias lgicas son: -Niveles Lgicos -Disipacin de potencia -Retardo de propagacin -Margen de ruido -Fan-out (manejo de carga)

Encapsulado
DIP (Dual In-line Package) SMT (Surface-Mount Technology
- SOIC (Small-Outline IC) - PLCC (Plastic Leadless Chip Carrier) - LCCC (Leadless Ceramic Chip Carrier) - FP (Flat-Pack)
SOIC
PLCC
LCCC
FP

Numeracin de los pines
Identificador del pin 1
Identificador del pin 1
Muesca
DIP o SOIC
PLCC o LCCC

Clasificacin segn su complejidad
Familia SSI (Small-Scale Integration).
Son circuitos que contienen hasta 12 compuertas equivalentes en un nico chip e incluyen compuertas bsicas y flip-flops.

Familia MSI (Medium-Scale Integration).
Son circuitos que poseen de 12 a 99 compuertas equivalentes en un nico chip e incluyen funciones lgicas como codificadores, decodificadores, contadores, registros, multiplexores, circuitos aritmticos, pequeas memorias, etc..

Familia LSI (Large-Scale Integration).
Son circuitos que contienen de 100 a 9999 compuertas equivalentes por chip e incluye entre otros a memorias de capacidad media.

Familia VLSI (Very Large-Scale Integration).
Son circuitos que se conforman con un nmero de compuertas equivalentes entre 10000 a 99 999 por chip, en este grupo se incluyen memorias de mayor capacidad y otros circuitos programables.

Familia ULSI (Ultra Large-Scale Integration).
Son circuitos que se integran con un nmero mayor de 100 000 compuertas equivalentes por chip, en este grupo se incluyen memorias de gran capacidad, microprocesadores y computadoras en un solo chip.

Tecnologas
DL (Diode Logic). Esta tecnologa hace uso de la caracterstica del diodo de conducir una corriente elctrica en una sola direccin y no en ambas. De esta manera el diodo acta como un interruptor electrnico
A B A B Z = AB Z = A+B +V

Tecnologas
DL (Diode Logic). Aqu se tienen dos compuertas AND cuyas A salidas se conectan a las entradas de una compuerta B OR. Muy simple y aparentemente razonable; C pero no es as, ya que se tienen problemas D adicionales, donde los +5 Volts niveles lgicos caen en la zona inaceptable.
AND
+5V 2.8 a 2.9Volts Z = AB+CD +5V 2.1 a 2.2Volts
OR AND

Tecnologas
RTL (Resistor-Transistor Logic). Esta tecnologa es relativamente vieja. En circuitos integrados RTL el voltaje usual es +3.6V. La siguiente compuerta RTL presenta el problema de interaccin de seales a travs de las mltiples resistencias de entrada.
+V A B C D +V A+B+C+D
X = A+B+C+D

Tecnologas
RTL (Resistor-Transistor Logic).
Una mejor forma de implementar la funcin NOR, donde no se tiene la interaccin entre las seales de entrada, es:
+3.6V 640 A+B+C+D
470x4 A B C D

Tecnologas
RTL (Resistor-Transistor Logic).
Y la funcin NAND, donde tambin no se tiene la interaccin entre las seales de entrada, es:
+3.6V 640 A 470 X = AB
B 470

Tecnologas
DTL (Diode-Transistor Logic). Esta tecnologa presenta ventajas sobre la tecnologa DL al contar con una etapa de re-amplificacin de la seales entre compuertas y con la tecnologa RTL, al no permitir la interaccin entre las entradas.
+V A B C D
X = A+B+C+D

Tecnologas
TTL (Transistor-Transistor Logic).
Esta tecnologa generalmente se aplica en circuitos SSI y MSI.

+V 4k A X=A 1k +5V 1.6k 130

Tecnologas
ECL (Emiter-Coupled Logic).
Esta tecnologa generalmente se aplica en circuitos SSI y MSI.

NOR Vcc OR
INPUTS
VEE
BIAS

Tecnologas
CMOS (Complementary MOS).
Esta tecnologa generalmente esta presente en circuitos LSI, VLSI y ULSI.

+V +V A B A Y=A A B Y = A+B +V +V
Y=A B

Tecnologas
NMOS (n-channel MOS).
Esta tecnologa generalmente esta presente en circuitos LSI, VLSI y ULSI.

Tiempo de retardo de propagacin
Entrada
H 50% L
Salida
L
50%
tPHL
tPLH
Esta caracterstica depende del voltaje de alimentacin y de la temperatura, por ejemplo para la 74LS00, a Vcc = 5,0V y TA = 25C, tPHL = 10ns y tPLH = 9ns como valores tpicos.

Caractersticas tpicas de las subfamilias TTL
Familia Tiempo de propagacin de compuerta 10 ns 6 ns 33 ns 3 ns 10 ns 7 ns 3,3 ns Potencia por compuerta 10 mW 22 mW 1 mW 19 mW 2 mW 1,4 mW 6 mW Mxima frecuencia de conto 35 MHz 50 MHz 3 MHz 125 MHz 45 MHz
-TTL Regular -TTL alta potencia -TTL baja potencia -TTL Schottky -TTL baja potencia Schottky - TTL Schottky de baja potencia avanzada - TTL rapida

Numeracin de las subfamilias TTL
Familia -TTL Regular -TTL alta potencia -TTL baja potencia -TTL Schottky -TTL baja potencia Schottky - TTL Schottky de baja potencia avanzada - TTL rapida -55C a +125C 5400 54H00 54L00 54S00 54LS00 54ALS00 54F00 0C a +70C 7400 74H00 74L00 74S00 74LS00 74ALS00 74F00

Tabla comparativa entre subfamilias TTL
Familia -TTL Regular -TTL alta potencia -TTL baja potencia -TTL Schottky -TTL baja potencia Schottky - TTL Schottky de baja potencia avanzada - TTL rapida Velocidad x1 x2 x 1/10 x 3,5 x1 x 2/3 x 1/3 Potencia x1 x2 x 1/10 x2 x 1/5 x 1/10 x 1/2

Disipacin de potencia
La disipacin de potencia en dispositivos CMOS es muy baja en comparacin con los dispositivos TTL; sin embargo, la disipacin de potencia en dispositivos CMOS depende de la frecuencia, por ejemplo, la serie HC tiene una potencia de 2,75QW/compuerta a 0Hz y de 600QW/compuerta para 1MHz. Para dispositivos TTL , la disipacin de potencia no depende de la frecuencia, por ejemplo, la serie ASL disipa1,4mW/compuerta. PD = Vcc(ICCH + ICCL)/2

Tensin de alimentacin continua (Vcc)
La tensin de alimentacin para CMOS puede ser de 5V o de 3,3V dependiendo de la categora. Una ventaja es que su rango puede ser ms amplio que los de tecnologa TTL. Los CMOS de 5V toleran variaciones entre 2V y 6V, los de 3,3V pueden operar con tensiones de alimentacin entre 2V hasta 3,6V. La tensin de alimentacin tpica para dispositivos TTL es 5,0V con un mnimo de 4,5V y un mximo de 5,5V.

Tabla comparativa entre corriente de salida y necesidades de entrada
Subfamilia TTL -TTL Regular -TTL Baja potencia -TTL Alta potencia -TTL Schottky -TTL Baja potencia Schottky - TTL Schottky de baja potencia avanzada - TTL rapida Capacidad en la salida 16 mA 3,6 mA 20 mA 20 mA 8 mA Necesidades de entrada 1,6 mA 0,18 mA 2,0 mA 2,0 mA 0,4 mA

Niveles lgicos de entrada
VIL es la tensin del nivel de entrada bajo para una compuerta y VIH es la tensin del nivel de entrada alto para una compuerta. Por ejemplo, para CMOS de 5V, acepta tensiones mximas de 1,5V para VIL y mnima de 3,5V para VIH. Los dispositivos TTL aceptan una tensin mxima de 0,8V para VIL y mnima de 2V para VIH.

Niveles lgicos de salida
VOL es la tensin del nivel de salida bajo para una compuerta y VOH es la tensin del nivel de salida alto para una compuerta. Por ejemplo, para CMOS de 5V, el valor mximo de VOL de 0,33V y el valor mnimo para VOH es de 4,4V. Para dispositivos TTL, el valor mximo de VOL es de 0,4V y el valor mnimo VOH es de 2,4V.

Fan out y carga
Cargas unidad =IOH / IIH = IOL / IIL Por ejemplo: Una compuerta de la serie estndar 74, IOH = 400QA, IIH = 40QA, IOL = 16 mA y IIL = 1,6mA Cargas unidad = 400QA / 40QA = 16mA / 1,6mA = 10

Interfazando TTL a TTL (Fan-out)
De familia -TTL Regular Velocidad -Puede manejar 10 entradas de TTL Regular -Puede manejar 40 entradas de TTL Baja potencia -Puede manejar 6 entradas de TTL Alta potencia -Puede manejar 6 entradas de TTL Schottky -Puede manejar 20 entradas de TTL Baja potencia Schottky -Puede manejar ? entradas de TTL Schottky de baja potencia avanzada -Puede manejar 20 entradas de TTL rpida -Puede manejar 2 entradas de TTL Regular -Puede manejar 10 entradas de TTL Baja potencia -Puede manejar 1 entradas de TTL Alta potencia -Puede manejar 1 entradas de TTL Schottky -Puede manejar 5 entradas de TTL Baja potencia Schottky -Puede manejar ? entradas de TTL Schottky de baja potencia avanzada -Puede manejar 5 entradas de TTL rapida
-TTL Baja potencia

De familia -TTL Alta potencia Velocidad -Puede manejar 12 entradas de TTL Regular -Puede manejar 40 entradas de TTL Baja potencia -Puede manejar 10 entradas de TTL Alta potencia -Puede manejar 10 entradas de TTL Schottky -Puede manejar 40 entradas de TTL Baja potencia Schottky -Puede manejar ? entradas de TTL Schottky de baja potencia avanzada -Puede manejar ? entradas de TTL rapida -Puede manejar 12 entradas de TTL Regular -Puede manejar 40 entradas de TTL Baja potencia -Puede manejar 10 entradas de TTL Alta potencia -Puede manejar 10 entradas de TTL Schottky -Puede manejar 40 entradas de TTL Baja potencia Schottky -Puede manejar ? entradas de TTL Schottky de baja potencia avanzada -Puede manejar ? entradas de TTL rapida
-TTL Schottky

De familia TTL Baja potencia Schottky Velocidad -Puede manejar 5 entradas de TTL Regular -Puede manejar 20 entradas de TTL Baja potencia -Puede manejar 4 entradas de TTL Alta potencia -Puede manejar 4 entradas de TTL Schottky -Puede manejar 10 entradas de TTL Baja potencia Schottky -Puede manejar ? entradas de TTL Schottky de baja potencia avanzada -Puede manejar 20 entradas de TTL rapida -Puede manejar ? entradas de TTL Regular -Puede manejar ? entradas de TTL Baja potencia -Puede manejar ? entradas de TTL Alta potencia -Puede manejar ? entradas de TTL Schottky -Puede manejar ? entradas de TTL Baja potencia Schottky -Puede manejar ? entradas de TTL Schottky de baja potencia avanzada -Puede manejar ? entradas de TTL rapida
TTL Schottky de baja potencia avanzada

De familia TTL rpida Velocidad -Puede manejar 25 entradas de TTL Regular -Puede manejar ? entradas de TTL Baja potencia -Puede manejar ? entradas de TTL Alta potencia -Puede manejar ? entradas de TTL Schottky -Puede manejar 50 entradas de TTL Baja potencia Schottky -Puede manejar ? entradas de TTL Schottky de baja potencia avanzada -Puede manejar 50 entradas de TTL rapida

Interfazando TTL a Otras lgicas
RTL a TTL vice versa

RTL p TTL
RTL con voltaje de alimentacin de +3,6V +5V TTL p RTL
Cualquier compuerta TTL con voltaje de alimentacin de +5V
Cualquier compuerta TTL excepto colector abierto con voltaje de alimentacin de 0, +5V
Compuerta RTL con voltaje de alimentacin de 0, +3,6V 0, +5V

DTL a TTL vice versa

DTL p TTL
Cualquier compuerta DTL con voltaje de alimentacin de 0, +5V TTL p DTL +5V
Cualquier compuerta TTL con voltaje de alimentacin de 0, +5V Agregar una resistencia de 2,2K; para compuertas de colector abierto
Cualquier compuerta TTL excepto colector abierto con voltaje de alimentacin de 0, +5V
Cualquier compuerta DTL con voltaje de alimentacin de 0, +5V

PMOS a TTL vice versa

PMOS p TTL PMOS con voltaje de alimentacin de +12V, -12V y salida de drenaje abierto TTL p PMOS -12V 6,8K; 1K; Compuerta TTL con voltaje de alimentacin de 0, +5V
+12V 10K;
Solo TTL 7406 7416 con voltaje de alimentacin de 0, +5V
PMOS con voltaje de alimentacin de +12V, -12V

MOS a TTL vice versa

MOS p TTL Compuerta de Silicio MOS con voltaje de alimentacin de +5V, -12V y salida de drenaje abierto TTL p MOS -12V 6,8K; Compuerta TTL con voltaje de alimentacin de 0, +5V
+5V 2,2K;
Compuerta TTL con voltaje de alimentacin de 0, +5V
Compuerta de Silicio MOS con voltaje de alimentacin de +5V, -12V

NMOS a TTL vice versa

NMOS p TTL
NMOS con voltaje de alimentacin de 0, +5V TTL p NMOS
TTL con voltaje de alimentacin de 0, +5V
TTL con voltaje de alimentacin de 0, +5V
NMOS con voltaje de alimentacin de 0, +5V

CMOS a TTL
Cualquier CMOS con voltaje de alimentacin de +5V Compuerta NOR CD4001 con entradas en paralelo y voltaje de alimentacin de 0, +5V Buffer CMOS CD4049 con voltaje de alimentacin de 0, +5V Cualquier compuerta TTL de baja potencia con voltaje de alimentacin de +5V Una compuerta TTL Regular con voltaje de alimentacin de 0, +5V Cualquier compuerta TTL con voltaje de alimentacin de +5V

TTL a CMOS
+5V Compuerta TTL con voltaje de alimentacin de 0, +5V 2,2K;
Compuerta CMOS con voltaje de alimentacin de 0, +5V
SISTEMAS DE NUMERACIN, OPERACIONES Y CDIGOS
Nmeros decimales y sus pesos

En esta posicin el dgito 2 tiene un peso de 10
23
En esta posicin el dgito 3 tiene un peso de 1
2x10 + 3x1 20 + 23 3
Nmeros decimales
pesos en nmeros enteros y fraccionarios
4572,84510 4x103 +5x102 +7x101 +2x100 +8x10-1 +4x10-2 +5x10-3
Nmeros binarios
pesos posicional para determinar el valor decimal del nmero binario
1011,1012 1x23 +0x22 +1x21 +1x20 +1x2-1 +0x2-2 +1x2-3 8 + 0 + 2 + 1 + 0,5 + 0 + 0,125 = 11,62510
Nmeros binarios
conversin de nmero decimal a nmero binario
175,37510
175/2 = 87 con residuo 1 LSB 87/2 = 43 con residuo 1 43/2 = 21 con residuo 1 21/2 = 10 con residuo 1 10/2 = 5 5/2 = 2 2/2 = 1 =0 con residuo 0 con residuo 1 con residuo 0 con residuo 1 MSB 0,375 x 2 = 0,75 con sobreflujo 0 MSB 0,750 x 2 = 1,50 con sobreflujo 1 0,500 x 2 = 1,00 con sobreflujo 1 LSB
10101111,0112
Nmeros octales
pesos posicional para determinar el valor decimal del nmero octal
372,018 3x82 +7x81 +2x80 +0x8-1 +1x8-2 192 + 56 + 2 + 0 + 0,015625 = 250,01562510
Nmeros octales
conversin de nmero binario a nmero octal
101001,0111012 101 001 , 011 101 51,358
Nmeros octales
conversin de nmero octal a nmero binario
75,38 111 101 , 011 111101,0112
Nmeros hexadecimales
pesos en nmeros enteros y fraccionarios
E5D7,A316 Ex163 +5x162 +Dx161 +7x160 +Ax16-1 +3x16-2 = =14x163 +5x162 +13x161 +7x160 +10x16-1 +3x16-2 =14x4096 +5x256 +13x16 +7x1 +10x1/16 +3x1/256 =58839,6367187510
conversin de nmero decimal a nmero hexadecimal
47632,13610
47632/16 = 2977 con residuo 010 = 016 LSB 2977/16 = 186 186/16 = 11 11/16 = 0 con residuo 110 = 116 con residuo 1010 = A16 con residuo 1110 = B16 MSB 0,136 x 16 = 2,176 con sobreflujo 210 = 216 MSB 0,176 x 16 = 2,816 con sobreflujo 210 = 216 0,816 x 16 = 13,056 con sobreflujo 1310 = D16 0,056 x 16 = 0,896 con sobreflujo 010 = 016 0,896 x 16 = 14,336 con sobreflujo 1410 = E16 LSB
BA10,22D0E16
conversin de nmero binario a nmero hexadecimal
10110110,010110112 1011 0110 , 0101 1011 B6,5B16
Operaciones binarias
reglas de suma con nmeros binarios
1. 0 + 0 = 0 2. 0 + 1 = 1 3. 1 + 1 = 0 con acarreo de 1 4. 1 + 1 + 1 = 1 con acarreo de 1
suma binaria
Acarreo Adendo Augendo Suma
1101 1101 + 1101 11010
reglas de la resta con nmeros binarios
1. 0 - 0 = 0 2. 1 - 1 = 0 3. 1 - 0 = 1 4. 0 - 1 = 1 con adeudo de 1
resta binaria
Minuendo despus del adeudo Minuendo Sustraendo Diferencia
0 10 10 1 1 1 1 0 1 10 1 1 0 1 0 1 1 1 0
resta binaria por complemento a 2s
Minuendo Sustraendo Acarreo Minuendo + (- Sustraendo) Diferencia C=1
1 1 0 1 0 0 1 1 1 0 0 1
0 1 11 0 1 1 1 0 1 1+ 0 1 1 1 1 0 10010 Comp. a 1s + 1 10011 Comp. a 2s
reglas de la multiplicacin con nmeros binarios
1. 0 x 0 = 0 2. 0 x 1 = 0 3. 1 x 0 = 0 4. 1 x 1 = 1
multiplicacin binaria
Multiplicando Multiplicador Primer producto parcial Segundo producto parcial Acarreo Suma de productos parciales Tercer producto parcial Acarreo Suma de productos parciales Cuarto producto parcial Acarreo Producto Final 1111 x 1101 1111 0000 0000 1111 1111 111100 1001011 1111 1111000 11000011
divisin binaria
000111 Divisor 101 100011 101 111 101 101 101 0 Residuo Residuo Residuo Cociente Dividendo
Nmeros binarios con signo

magnitud y signo
Sistema signo - magnitud
000110012 Bit de signo 100110012 Bit de signo
+2510 Bits de magnitud -2510 Bits de magnitud
En este sistema los bits de magnitud para ambos signos, son los mismos

magnitud y signo
Sistema del complemento a 2s 000110012 Bit de signo 111001102 + 1 -2510 Bits de magnitud 11100111 Bit de signo +2510 Bits de magnitud
En este sistema los bits de magnitud para ambos signos, no son los mismos

valor decimal de los nmeros con signo
Sistema signo magnitud Si el bit de signo es 0
26 25 24 23 22 21 20 0 0 0 1 1 0 0 12 16 + 8 + 1 = +2510 Bit de signo

Si el bit de signo es 1
100110012 , entonces el resultado es -2510

valor decimal de los nmeros con signo
Sistema del complemento a 2s Si el bit de signo es 0
26 25 24 23 22 21 20 0 0 0 1 1 0 0 12 16 + 8 + 1 = +2510
Si el bit de signo es 1
- 27 26 25 24 23 22 21 20 1 1 1 0 0 1 1 12 -128+64+32+4 + 2 + 1 = -2510

rango de representacin de los nmeros con signo
N total de combinaciones = 2n - (2n-1) a + (2n-1 - 1) Para una palabra de 8 bits, el rango va de 128 a +127

nmeros de coma o punto flotante
32 bits
S
1 bit
Exponente (E) Mantisa (Parte fraccionaria, F)

8 bits 23 bits
Nmero = (-1)s (1 + F) a + (2E-127)

Por ejemplo, suponiendo el siguiente nmero positivo:
1011010010001 = 1,011010010001 x 212

S E F
0 10001011 01101001000100000000000
Cdigos digitales
cdigo Gray El cdigo Gray es un cdigo sin pesos y no aritmtico. La caracterstica ms importante es que solo vara un bit de un cdigo al siguiente, esto hace que disminuya la posibilidad de producirse un error al tener menos cambios de bits. Esta propiedad es muy importaante en muchas aplicaciones, tales como codificadores de ejes de posicin. Este cdigo puede tener cualquier nmero de bits.
Cdigos digitales
conversin de cdigo binario a cdigo Gray
1 + 0 + 1 + 1 + 0 Binario 1 1 1 0 1 Gray
Cdigos digitales
conversin de cdigo Gray a cdigo binario
1 + 1
1 + 0
1 + 1
0 + 1
1 Gray
0 Binario
Cdigos digitales
ASCII (American Standard Code for Information Interchange)
El cdigo ASCII es un cdigo alfanumrico internacionalmente aceptado y consta de 128 caracteres que se representan mediante un cdigo de 7 bits. El octavo bit MSB, siempre es cero. El cdigo ASCII extendido, consta de 128 caracteres adicionales y este cdigo fue adoptado por IBM para sus PCs.
Cdigos digitales
ASCII (American Standard Code for Information Interchange)
20 PRINT A=,X
Carcter 2 0 Espacio P R I N X Binario 0110010 0110000 0100000 1010000 1010010 1001001 1001110 1011000 Hexadecimal 32 30 20 50 52 49 4E 58
-------------------------------------------------------------------------------------------------------------------------------------------------
Cdigos binarios
Decimal
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
8421 BCD
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 0001 0000 0001 0001 0001 0010 0001 0011 0001 0100 0001 0101
GRAY
0000 0001 0011 0010 0110 0111 0101 0100 1100 1101 1111 1110 1010 1011 1001 1000
Binario
0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 1010 1011 1100 1101 1110 1111
Mtodo de paridad para deteccin de errores

Paridad par P BCD 0 1 1 0 1 0 0 1 1 0 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001 Paridad impar P BCD 1 0 0 1 0 1 1 0 0 1 0000 0001 0010 0011 0100 0101 0110 0111 1000 1001
Mtodo de paridad deteccin de un error

Cdigo transmitido correctamente:
Bit de paridad par 00101 Cdigo BCD

Cdigo transmitido incorrectamente:
Bit de paridad par 00001 Cdigo con informacin errnea

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Electrnica Digital

Ing. Ral V. Castillo C.

Introduccin a los sistemas digitales

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Sistemas electrnicos analgicos

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Alto = 1 Bajo = 0  Lgica negativa Alto = 0 Bajo = 1

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La Lgica Combinacional contra la Secuencial

Compuertas Lgicas Bsicas

Representacin de la Lgica Digital

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3.- Diagramas lgicos

Representacin de la Lgica Digital

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Equations WHEN S = = 0 THEN Z = A; ELSE Z = B, End chap1mux

ALTO (1 binario) Inaceptable

VHmax = 5V VHmin = 2V VLmax = 0,8V VLmin = 0V

Formas de onda digitales

Alto(H) Flanco anterior o de subida Bajo(L)

Flanco posterior o de bajada

Alto(H) Flanco anterior o de bajada Bajo(L)

Flanco posterior o de subida

Formas de onda digitales

tH Anchura del pulso

Lnea base tr Tiempo de subida tf Tiempo de bajada

Caractersticas de las formas de onda

Ciclo de trabajo de formas de onda peridicas

Ciclo de trabajo = (tW/T)100%

Informacin en seales digitales a travs de un diagrama de tiempos

Cronograma o diagrama de tiempos

Operaciones lgicas bsicas

Funciones lgicas bsicas

SALIDAS TRES ESTAADOS LGICOS

Funciones lgicas bsicas

SUMA ACARREO DE SALIDA

Funciones lgicas bsicas

Funciones lgicas bsicas

Funciones lgicas bsicas

Funciones lgicas bsicas

Entrada de control de secuencia de conmutacin

Entrada de control de secuencia de conmutacin

Funciones lgicas bsicas

Funciones lgicas bsicas

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Salida en paralelo (Total de pulsos recibidos)

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Circuitos Integrados Digitales

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 DIP (Dual In-line Package)  SMT (Surface-Mount Technology

Circuitos Integrados Digitales

Identificador del pin 1

Circuitos Integrados Digitales

 Familia SSI (Small-Scale Integration).

Circuitos Integrados Digitales

 Familia MSI (Medium-Scale Integration).

Circuitos Integrados Digitales

 Familia LSI (Large-Scale Integration).

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Circuitos Integrados Digitales

Alto = 1 Bajo = 0 Lgica negativa Alto = 0 Bajo = 1

DIP (Dual In-line Package) SMT (Surface-Mount Technology

Familia SSI (Small-Scale Integration).

Familia MSI (Medium-Scale Integration).

Familia LSI (Large-Scale Integration).

Familia VLSI (Very Large-Scale Integration).

Familia ULSI (Ultra Large-Scale Integration).

RTL (Resistor-Transistor Logic).

RTL (Resistor-Transistor Logic).

TTL (Transistor-Transistor Logic).

ECL (Emiter-Coupled Logic).

CMOS (Complementary MOS).

NMOS (n-channel MOS).

RTL a TTL vice versa

DTL a TTL vice versa

PMOS a TTL vice versa

MOS a TTL vice versa

NMOS a TTL vice versa