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Universit Sidi Mohammed Ben Abdellah

Facult des Sciences Dhar Mehraz de FES

A. U : 2014/2015
TD du VHDL

SERIE N1 TD VHDL
Exercice N1 : Additionneur 4 bits
1) Ecrire le code VHDL dun additionneur simple 1 bit.
2) En utilisant ladditionneur simple, crire le code VHDL dun additionneur complet 4 bits.
3) simuler les 2 codes VHDL en Modelsim. Et implmenter les deux circuits sur FPGA, les entres
sont les interrupteurs et la sortie est assigne vers un afficheur 7 segments).

Exercice N2 : Transcodeur BCD 7 segments


1) Ecrire le code VHDL dun Transcodeur BCD -> 7 segments, simuler le circuit en Modelsim.
2) implmenter le circuit sur la carte FPGA (les entres sont les interrupteurs et la sortie est assigne
vers un afficheur 7 segments).

Exercice N3 : Mux 4 vers 1


1) crire le code VHDL d'un Mux 4 vers 1 avec des entres sur 2 bits, simuler le circuit en
Modelsim.
2) Implmenter le circuit sur la carte FPGA (les entres sont les interrupteurs et la sortie est assigne
vers des LEDs rouge).

Exercice N4 : Comparateur 4 bits


1) Ecrire le code VHDL d'un comparateur 4 bits avec trois sorties (sup, inf et ega), simuler le circuit
en Modelsim.
2) implmenter le circuit sur la carte FPGA (les entres sont les interrupteurs et la sortie est assigne
vers des LEDs rouge).

Exercice N 5 : Compteur modulo 16


1) Ecrire le code VHDL d'un compteur modulo 16 (RST, CLK et enable comme entre, count
comme sortie), simuler le circuit en Modelsim.
2) implmenter le circuit sur la carte FPGA (la sortie est assigne vers un afficheur 7 segment).

Exercice N 6 : Registre dcalage d'un bit


1) Ecrire le code VHDL d'un registre dcalage d'un bit, simuler le circuit en Modelsim
2) implmenter le circuit sur la carte FPGA

Exercice N 7 : Soustracteur 4 bits


1) Il sagit de crer une entit reprsentant un soustracteur avec deux entres de donnes 4 bits, Le
module donne le rsultat R sur 4 bits et le drapeau N. Utiliser les additionneurs complets de
lExercice 1, puis raliser la soustraction a b comme addition de loprande a avec le
complment deux de loprande b. simuler le circuit en Modelsim.
2) implmenter le circuit sur la carte FPGA (les entres sont les interrupteurs et la sortie est assigne
vers un afficheur 7 segments).

Exercice N 8 : Ralisation dune bascule JK (synchrone)


1) Raliser en langage VHDL une bascule JK synchrone, sensible sur le front descendant du signal
dhorloge clk. Simuler le circuit en Modelsim. 2) implmenter le circuit sur la carte FPGA (les
entres sont les interrupteurs et la sortie est assigne vers des LEDs rouge).