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USTHB FEI LINS TD FPGA Circuits logiques programmables

Exercice1:Soitlecircuitsuivant

1. EcrireleprogrammeVHDLquipermetdedcrirececircuitenstructurel

Exercice2:Soitlecircuitsuivant

1. EcrireleprogrammeVHDLquipermetdedcrirececircuitenstructurel

Exercice3:Soitladditionneur2nombre2bitschacun.
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1. EcrireleprogrammeVHDLquipermetdedcrirececircuitenutilisantles
instructionscaseetwhen.

Exercice4:Soitlecircuitsuivant

1. EcrireleprogrammeVHDLquipermetdedcrirececircuitenutilisantun
Process.

Exercice5:Raliserlecomposantxor3dcritparleschmasuivant(engardant
lesnomsdesignaux)enVHDL ( Data flow : Flow de donnes).

Exercice6:RaliserenlangageVHDLunregistresynchronede8bits,sensible
sur le front montant du signal dhorloge clk. Lcriture dans le registre est
autorisesilesignalenaestgalun.Lesignalrazdoittreactifun.
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