80 Electronique numérique 3 1.11. Exercices EXERCICE 1.1.— Peut-on mettre en ceuvre la machine a états finis décrite par le diagramme d’états de la figure 1.68 en utilisant une seule bascule et des portes logiques? Figure 1.68. Diagramme d’états EXERCICE 1.2. Proposer les diagrammes d’états correspondant a la table des transitions du tableau 1.76 et & la table d’états du tableau 1.77. USGS aes ed AB X=0 1X 1 00 00 10 ol E, Ey Ex} 1 o1 00 00 00 Ea Es Fs} 1 10 11 OL 11 Es Ey Es} 0 11 10 10 10 Es Ey, E2| 0 Tableau 1.76. Table des transitions Tableau 1.77. Table d’états EXERCICE 1.3.— Bascule (fictive) RT. La bascule (fictive) RT, qui posséde deux entrées (R et T) et deux sorties (Q et Q), est caractérisée par la table d’ états du tableau 1.78. eee ed qt Ome o101 00 Tableau 1.78. Table d’états a) On désire réaliser cette bascule RT en utilisant une bascule D activée par le front ascendant du signal d’horloge et des portes logiques (AND et OR). Document protégé électroniquement. Réservé a usage unique de Mohammed El hajouji {hajpanc@protonmall.com) Transaction : 25099Machines synchrones a états finis 81 Déterminer I’ équation logique de I’entrée D. En déduire I’ équation caractéristique Q* du circuit. Construire le diagramme d’états. Dresser la table de vérité. Représenter le circuit logique. b) On considére le cas od la mise en ceuvre de cette bascule RT nécessite utilisation d’une bascule JK activée par le front ascendant du signal d’horloge et des portes logiques. Déterminer I’ équation logique de chacune des entrées J et K. Représenter le circuit logique. EXERCICE 1.4. Soit la bascule a trois entrées dont le circuit logique est représenté a la figure 1.69. E 2 PR F patty IIe o0 oi aH 4 FLiar o1 cK OF 10 1. Figure 1.69. Circuit logique Tableau 1.79. Table de vérité Déterminer I’ équation caractéristique. Compléter la table de vérité du tableau 1.79. Construire le diagramme d’états. EXERCICE 1.5.- On considére la machine a états finis dont le circuit logique est représenté la figure 1.70. Déterminer I’ équation caractéristique. Document protégé électroniquement. Réservé a usage unique de Mohammed El hajouji {hajpanc@protonmall.com) Transaction : 2509982 Electronique numérique 3 Ef D gfe y sae F [ Lar ol S cx F 10 1a Figure 1.70. Circuit logique Tableau 1.80. Table de vérité Compléter la table de vérité du tableau 1.80. Construire le diagramme d’états. Quel est le réle de cette machine & états finis ? EXERCICE 1.6.— On désire mettre en ceuvre le détecteur de la séquence binaire 01 comme une machine a états finis basée respectivement sur le modéle de Mealy et sur Je modéle de Moore. Représenter le diagramme d’états. Dresser la table d’états. Réaliser le circuit logique en utilisant des bascules D et des portes logiques. Modifier le diagramme d’états pour permettre la reconnaissance des deux sé- quences binaires 01 et 10. EXERCICE 1.7.— Réaliser une machine a états finis (modéle de Mealy et modéle de Moore) dont la sortie Y correspond au complément A deux du nombre binaire appliquée séquentiellement a l’entrée X en commengant par le bit le moins signi- ficatif, comme le montre la figure 1.71. Chaque opération de conversion commence par la remise & 0 de la machine états finis, suivie par le passage du signal Start a T’état logique 1, et s’achéve par la mise & 1 du signal TC qui fait passer le registre de sortie & I’état de maintien. Le complément par deux peut étre obtenu en parcourant un nombre binaire a partir du bit le moins significatif et en n’inversant que les bits venant apres le premier bit qui est a I’état logique 1. Document protégé électroniquement. Réservé a usage unique de Mohammed El hajouji {hajpanc@protonmall.com) Transaction : 25099Machines synchrones a états finis 83. Start cnr ‘Compteur TC cur aR qs x aR EN Registre SO Machine & tats finis YT] St ' EN Registre Sof. cK rt Figure 1.71. Machine a états finis permettant d’obtenir séquentiellement le complément & 2 EXERCICE 1.8.— Comparateur série. Un comparateur série peut étre réalisé comme le montre la figure 1.72, ot deux registres contiennent les nombres, A = aodi---dn-1 et B = bobi---bn—1, a comparer en commencantles bits les plus significatifs. Initialement, la machine a états finis et le compteur sont remis a 0. Le passage &1’état logique 1 du signal Start marque le début du cycle de comptage et d’une séquence de comparaison qui s’ achévera par Ja mise a 1 de la sortie TC du compteur. Start CNT Compteur TC CLR aR fa Registre SO Te 24-—1 ace Machine a B états finis Figure 1.72. Comparateur série En utilisant des bascules D avec signal d’activation EN et des portes logiques, mettre en ceuvre la machine a états finis, qui est supposée étre caractérisée par la table d’états du tableau 1.81, ot a; et b; sont deux bits quelconques de A et B, respectivement. Document protégé électroniquement. Réservé a usage unique de Mohammed El hajouji {hajpanc@protonmall.com) Transaction : 2509984 Electronique numérique 3 EXERCICE 1.9.~ Un registre a décalage peut étre considéré comme une machine de Moore dont les états sont définis par les sorties des bascules. peers [eyes mer ee eres y 3 3 ry ey 3 PR a, [PR ]a, PR 1a [PR of PR lo pjD of 4o f= p> af—f>- af=yo t= 1 2 1 2 3 aR e Figure 1.73. Registres a décalage : a) deux bits ; b) trois bits Construire le diagramme d’états pour chacun des registres a décalage de la figure 1.73. EXERCICE 1.10.— Chacune des machines & états finis, dont le diagramme d’états est représenté a la figure 1.74, ne peut fonctionner correctement que si la loi sur la somme et l'exigence d’exclusion mutuelle sont satisfaites. La sortie de la machine de la figure 1.74a est mise a 1 si et seulement si chacune des séquences d’entrée 10, 11 et 01 est détectée au moins une fois. Le fonctionnement de la machine de la figure 1.74b est décrit par la table d’ états du tableau 1.82, ot X et Y sont les entrées, et P et Q représentent les sorties. La machine de la figure 1.74c fonctionne comme un détecteur de séquence 011. La machine de la figure 1.74d est un additionneur série 1 bit, S et Co représentant respectivement la somme et la retenue sortante. Analyser chaque diagramme d’états pour déterminer le terme qui est incorrect et effectuer la modification nécessaire pour assurer leur bon fonctionnement de la machine. Document protégé électroniquement. Réservé a usage unique de Mohammed El hajouji {hajpanc@protonmall.com) Transaction : 25099Machines synchrones a états finis 85 2 @) Ax Sorties PQ rae aR Tableau 1.82. Table d’états de la machine 2 EXERCICE 1.11.— On considére les machines A états finis, dont les diagrammes d’états sont représentés sur la figure 1.75, ot X et Y désignent les entrées, et Z est la sortie. Document protégé électroniquement. Réservé a usage unique de Mohammed El hajouji {hajpanc@protonmall.com) Transaction : 2509986 Electronique numérique 3 Figure 1.75. Diagramme d’états : a) machine 1 ; b) machine 2 En analysant la machine 1, montrer qu'il existe une condition de course critique pour la transition de I’état Ez A1’état Eo, sous la condition X - Y. Verifier qu’aucune condition de course critique n’affecte le fonctionnement de la machine 2 qui est basée sur le méme algorithme que la machine 1. EXERCICE 1.12. Analyser la machine (table d’états, diagramme d’ états) a états finis de la figure 1.76 et compléter le chronogramme de la figure 1.77. Figure 1.76. Machine a états finis (modéle de Moore) c | L x Figure 1.77. Chronogramme Document protégé électroniquement. Réservé a usage unique de Mohammed El hajouji {hajpanc@protonmall.com) Transaction : 25099Machines synchrones a états finis 87 EXERCICE 1.13.—Réaliser en utilisant les bascules D un compteur synchrone dont la sortie dépend de I’ état d’un signal de contréle C : —si C = 0, la séquence de sortie est 00, 01, 11; —si C = 1, la séquence de sortie est 00, 11, 01. EXERCICE 1.14.—Mettre en ceuvre en utilisant les bascules JK un circuit logique dont la sortie est mise 4 1 lorsque la séquence 010 est détectée a l’entrée. On suppose que le fonctionnement de ce circuit est similaire A celui d’une machine de Moore et qu’il n’y a pas de chevauchement entre les bits appliqués a ’entrée. Ainsi, pour l’entrée 0/0100, la séquence 010 sera détectée une seule fois. EXERCICE 1.15.— Analyser (diagramme d’ états, table d’états) la machine a états finis de la figure 1.78 et compléter les chronogrammes des figures 1.79 et 1.80. x D» L 5°} DP H x Fi igure 1.78. Machine a états finis (modéle de Mealy) Figure 1.79. Chronogramme 1 Document protégé électroniquement. Réservé a usage unique de Mohammed El hajouji {hajpanc@protonmall.com) Transaction : 2509988 Electronique numérique 3 Figure 1.80. Chronogramme 2 EXERCICE 1.16. En utilisant deux bascules JK, réaliser un compteur avec le fonctionnement suivant : —sil’entrée X = 0, le comptage se fait par ordre croissant suivant la séquence : 0, 1,2,3,35 —sil’entrée X = 1, le comptage se fait par ordre décroissant suivant la séquence : 3,2, 1,0,0. EXERCICE 1.17.—Réaliser une machine de Mealy permettant de détecter la séquence 010 dans les 2 cas suivants (voir le tableau 1.83) : a) le chevauchement des bits d’entrée est permis; b) le chevauchement des bits d’entrée n’est pas permis. Pregl 101010100100100110 Oem o0001010100100100000 (OREO oO O01 000T00100100000 Tableau 1.83. Table illustrant le fonctionnement du détecteur EXERCICE 1.18.— Mettre en ceuvre un compteur pouvant générer périodiquement la séquence 2 6 175 en utilisant : a) les bascules D; b) les bascules JK. EXERCICE 1.19.— Utiliser la méthode des tables d’implication pour minimiser le nombre d’états des machines 4 états finis, dont les tables d’états sont représentées sur les tableaux 1.84 et 1.85, ot X est I'entrée. Document protégé électroniquement. Réservé a usage unique de Mohammed El hajouji {hajpanc@protonmall.com) Transaction : 25099