EJERCICIO 1:

PROCESOS T. Llegada T. CPU

P1 8 4
P2 2 5
P3 4 3
P4 3 3
P5 1 4

Se tienen los siguientes procesos:

En donde 1Q=4inst/1UTCPU

Se tiene en las estructuras de datos según los casos:

a) N: L.E L: L.E
NUEVO

P1 P3 P4 P2 P5

LISTO

P P1 P2 P P1 P3 P P2 P5 P P3 P4 P P5 P1 P P4 P2 P5
2 5 4 1 2 3

P5, P2, P4, P3, P1

P5, P2, P4, P3, P1

P5, P2, P4, P3, P1

P5, P2, P1

P2

TERMINADO: P4, P3, P5, P1, P2

P
5
P
4
P
3
P
2
P
1
 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19

ANÁLISIS DE DATOS

Proces Av. Ejec Estado P3 4-7 E

o
P3 4-7 L
P5 0 – 15 N
P1 4–7 E
P2 0 – 19 N
P1 4-7 L
P4 0 – 11 N
P5 8 - 11 E
P3 0 – 11 N
P5 8 – 11 L
P1 0 - 15 N
P2 8 – 11 E
P5 0 – 15 L
P2 8 - 11 L
P2 0 – 19 L
P4 8 - 11 E
P4 0 – 11 L
P4 8 - 11 TERMINADO
P3 0 – 11 L
P3 8 – 11 E
P1 0 - 15 L
P3 8 - 11 TERMINADO
P5 0-3 E
P1 8 - 11 E
P5 0-3 L
P1 8 - 11 L
P2 0- 3 E
P5 12 – 15 E
P2 0-3 L
P5 12 - 15 TERMINADO
P4 0-3 E
P2 12 – 15 E
P4 0-3 L
P2 12 - 15 L
P3 0-3 E
P1 12 – 15 E
P3 0–3 L
P1 12 - 15 TERMINADO
P1 0–3 E
P2 16 – 19 E
P1 0-3 L
P2 16 - 19 TERMINADO
P5 4-7 E

P5 4-7 L

P2 4-7 E

P2 4-7 L

P4 4-7 E

P4 4-7 L
 PROCESOS T. Llegada T. CPU
P1 8 4
P2 2 5
P3 4 3
P4 3 3
P5 1 4
EJERCICIO 2:

b) N: Pila L: L.E

NUEVO

P1 P3 P4 P2 P5

LISTO

P P5 P2 P P5 P2 P P3 P1 P P2 P4 P P1 P5 P P4 P3 P1
2 1 4 5 3 2

P1, P3, P4, P2, P5

P1, P3, P4, P2, P5

P1, P3, P4, P2, P5

P1, P2, P5

P2

TERMINADO: P3, P4, P1, P5, P2

P
5
P
4
P
3
P
2
P
1

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19
ANÁLISIS DE DATOS

Proces Av. Ejec Estado P2 4-7 E

o
P2 4-7 L
P5 0 – 15 N
P5 4–7 E
P2 0 – 19 N
P5 4–7 L
P4 0 – 11 N
P1 8 - 11 E
P3 0 – 11 N
P1 8 – 11 L
P1 0 - 15 N
P3 8 – 11 E
P1 0 – 15 L
P3 8 – 11 TERMINADO
P3 0 – 11 L
P4 8 - 11 E
P4 0 – 11 L
P4 8 – 11 TERMINADO
P2 0 – 19 L
P2 8 – 11 E
P5 0 - 15 L
P2 8 – 11 L
P1 0-3 E
P5 8 - 11 E
P1 0-3 L
P5 8 – 11 L
P3 0- 3 E
P1 12 – 15 E
P3 0-3 L
P1 12 - 15 TERMINADO
P4 0-3 E
P2 12 – 15 E
P4 0–3 L
P2 12 - 15 L
P2 0-3 E
P5 12 – 15 E
P2 0–3 L
P5 12 - 15 TERMINADO
P5 0–3 E
P2 16 – 19 E
P5 0-3 L
P2 16 - 19 TERMINADO
P1 4-7 E

P1 4-7 L

P3 4-7 E

P3 4-7 L

P4 4-7 E

P4 4-7 L
 PROCESOS T. Llegada T. CPU
P1 8 4
P2 2 5
P3 4 3
P4 3 3
P5 1 4
EJERCICIO 3:

c) N: L.E L: Pila

NUEVO

P1 P3 P4 P2 P5

LISTO

P P5 P5 P P2 P2 P P4 P4 P P3 P1 P P1 P1 P P4 P2 P5
5 2 2 3 1 3

P1, P1, P1, P1

P3, P3, P3

P4, P4, P4,

P2, P2, P2, P2, P2

P5, P5, P5, P5

TERMINADO: P1, P3, P4, P2, P5

P
5
P
4
P
3
P
2
P
1

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19
ANÁLISIS DE DATOS

Proces Av. Ejec Estado P4 4-7 E

o
P4 4-7 L
P5 0 – 15 N
P4 8 – 11 E
P2 0 – 19 N
P4 8 - 11 TERMINADO
P4 0 – 11 N
P2 0-3 E
P3 0 – 11 N
P2 0–3 L
P1 0 - 15 N
P2 4–7 E
P5 0 – 15 L
P2 4-7 L
P2 0 – 19 L
P2 8 - 11 E
P4 0 – 11 L
P2 8 - 11 L
P3 0 – 11 L
P2 12 – 15 E
P1 0 - 15 L
P2 12 – 15 L
P1 0-3 E
P2 16 - 19 E
P1 0-3 L
P2 16 - 19 TERMINADO
P1 4- 7 E
P5 0–3 E
P1 4-7 L
P5 0–3 L
P1 8 – 11 E
P5 4–7 E
P1 8 - 11 L
P5 4–7 L
P1 12 - 15 E
P5 8 – 11 E
P1 12 – 15 TERMINADO
P5 8 - 11 L
P3 0–3 E
P5 12 – 15 E
P3 0-3 L
P5 12 - 15 TERMINADO
P3 4-7 E

P3 4-7 L

P3 8 - 11 E

P3 8 - 11 TERMINADO

P4 0–3 E

P4 0-3 L
 PROCESOS T. Llegada T. CPU
P1 8 4
P2 2 5
P3 4 3
P4 3 3
P5 1 4
EJERCICIO 4:

d) N: Pila L: Pila

NUEVO

P1 P3 P4 P2 P5

LISTO

P P1 P P3 P3 P P4 P2 P P2 P2 P5 P5 P5 P5 P2 P4 P3 P1
1 1 4 2

P5, P5, P5, P5

P2, P2, P2, P2, P2

P4, P4, P4

P3, P3, P3

P1, P1, P1, P1

TERMINADO: P5, P2, P4, P3, P1

P
5
P
4
P
3
P
2
P
1

0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19
ANÁLISIS DE DATOS

Proces Av. Ejec Estado P2 16 – 19 E

o
P2 16 - 19 TERMINADO
P5 0 – 15 N
P4 0–3 E
P2 0 – 19 N
P4 0-3 L
P4 0 – 11 N
P4 4-7 E
P3 0 – 11 N
P4 4–7 L
P1 0 - 15 N
P4 8 – 11 E
P1 0 – 15 L
P4 8 - 11 TERMINADO
P3 0 – 11 L
P3 0-3 E
P4 0 – 11 L
P3 0-3 L
P2 0 – 19 L
P3 4–7 E
P5 0 - 15 L
P3 4-7 L
P5 0-3 E
P3 8 - 11 E
P5 0-3 L
P3 8 - 11 TERMINADO
P5 4- 7 E
P1 0–3 E
P5 4–7 L
P1 0–3 L
P5 8 – 11 E
P1 4–7 E
P5 8 - 11 L
P1 4–7 L
P5 12 - 15 E
P1 8 – 11 E
P5 12 – 15 TERMINADO
P1 8 – 11 L
P2 0–3 E
P1 12 – 15 E
P2 0-3 L
P1 12 - 15 TERMINADO
P2 4-7 E

P2 4-7 L

P2 8 - 11 E

P2 8 – 11 L

P2 12 – 15 E

P2 12 - 15 L