Master Informatique / Spcialit ACSI

Proposition de Projet / Anne 2005-2006

REALISATION VLSI D'UNE CALCULATRICE
BUT
Le but de ce projet est de renouveler le TP de l'UE INDUS proposee en Master ACSI M2. Ce TP a pour objectiI
de Iormer les etudiants a l`utilisation de la chane de CAO industrielle SYNOPSYS. Plus precisement, on
souhaite utiliser les outils de co-simulation et de synthese logique pour realiser, en quatre seances de 4 heures un
circuit integre realisant une calculette de poche en arithmetique virgule Iixe.
DESCRIPTION
En partant de la datasheet de la calculatrice, il Iaudra aboutir a une description VHDL synthetisable sur la
bibliotheque de cellules SxLib. Pour cela il Iaudra decrire les diIIerents blocs permettant d'eIIectuer les
operations souhaitees savoir : les 4 operations addition, soustraction, multiplication et division, les operations
trigonometriques, la racine carree, le logarithme, l'exponentielle... Les operations se Ieront en virgule Iixe. La
realisation des diIIerents blocs Iera essentiellement grce a l'utilisation de l'algorithme de CORDIC.
On etablira d'abord une description structurelle en SystemC de l'ensemble de la calculatrice. Cette description
servira de reIerence pour le developpement VHDL des diIIerents blocs que l'on validera un par un par co-
simulation SystemC/VHDL. Ces blocs seront ensuite synthetises pour obtenir une netlist en portes SxLib de la
calculatrice.
L'ensemble du travail se Iera l'aide de la chane de CAO industrielle Svnopsvs
Les etapes du travail seront les suivantes:
Etude de la datasheet de la calculette
Etude des algorithmes permettant d'eIIectuer les diIIerentes operations
Modelisation structurelle de l`architecture de la calculette en SystemC
Ecriture des modeles VHDL comportementaux des diIIerents blocs de l`architecture
Validation individuelle des blocs dans le systeme par co-simulation SystemC/VHDL
Synthese des diIIerents blocs en utilisant la bibliotheque SxLib
Validation des net-lists issues de la synthese par co-simulation SystemC/VHDL
Ce stage est pour un groupe de 3 etudiants
CONNAISSANCES REQUISES
UE VLSI du Master M1, langages SystemC et VHDL
ENCADREMENT
Le stage sera encadr par Roselyne Chotin-Avot
Mel : Roselyne Chotin-Avot
Tel : 01-44-27-65-61