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(i) ENSC-(n dordre)
THESE DE DOCTORAT
DE LECOLE NORMALE SUPERIEURE DE CACHAN
Prsente par
Monsieur Alexandre AMEDEO
tel-00505781, version 1 - 26 Jul 2010
pour obtenir le grade de

DOCTEUR DE LECOLE NORMALE SUPERIEURE DE CACHAN
Domaine :
ELECTRONIQUE
Sujet de la thse :
Etude des phnomnes de Rflexions, de Diaphonie et de Stabilit des

alimentations sur les cartes haute densit dinterconnexions
Thse prsente et soutenue Cachan le 14 janvier 2010 devant le jury compos de :
Marc Hlier
Genevive Duchamp
Bernard Flchet
Cyrille Gautier
Enrico Vialardi
Franois Costa
Professeur-Paris VI
Professeure-Bordeaux I
Professeur-Savoie
Matre de confrence-Paris X
Ingnieur docteur-Cdrat
Professeur-Paris XII
Prsident du jury
Rapporteur
Rapporteur
Examinateur
Examinateur
Directeur de thse
Laboratoire SATIE
ENS CACHAN/CNRS/UMR 8029
61, avenue du Prsident Wilson, 94235 CACHAN CEDEX (France)
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La diffrence entre la thorie et la pratique, cest quen thorie, la pratique fonctionne.
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REMERCIEMENTS
Cette thse a t effectue dans le cadre dune convention CIFRE (Convention Industrielle
de Formation la Recherche) qui a runi la socit Thales communication et le laboratoire
SATIE (Systmes et Applications des Technologies de lInformation et de lEnergie) de
lcole Normale Suprieure de Cachan.
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La rdaction des remerciements me donne limpression de vivre la fin dune poque ! Une
poque qui sans laide de tout mon entourage professionnel et personnel naurait pu aboutir.
Jai donc une forte dette envers vous tous et ne saurais jamais vous remercier comme il se doit
pour votre soutien, votre confiance et vos encouragements. Il est impossible de citer toutes les
personnes envers lesquelles je suis reconnaissant. Mes remerciements sadressent donc tout
dabord lensemble des personnes qui mont entour et dont le nom napparat pas dans la
liste ci-dessous. Ces dernires se reconnaitront.
Une mention particulire pour mes rapporteurs, Genevive Duchamp et Bernard Flchet.
Vu la difficult que jai eu pour lire et relire mon propre ouvrage, je nose pas imaginer le
travail quimpliquent la lecture et lvaluation dune thse. Merci davoir accept cette lourde
tche. Jadresse ensuite mes sincres remerciements Marc Hlier qui ma fait lhonneur de
prsider mon jury et Enrico Vialardi, qui a accept dy participer. Jai vraiment apprci
lchange que nous avons eu lors de ma soutenance de thse et ai sincrement regrett
labsence de Bernard Flchet.
Cette thse naurait jamais vu le jour sans Dominique Dupray, chef du service de
conception et initiateur des travaux dintgrit de signal. La richesse des supports de tests, des
moyens de simulations et de mesures et donc la profusion des rsultats, je les dois
Dominique qui, impliqu sur le sujet, nous a apport son soutien moral et matriel.
Je tiens ensuite remercier Laurent Bernard, qui ma encadr durant ces trois annes au
sein de Thales. Aprs mavoir recrut pour un stage, il ma fait confiance pour mener bien
ma thse, a cru en moi et ma soutenu dans les actions quensemble nous avons menes.
Bien sr, je remercie lensemble des membres des services de conception, de support
cartes et du bureau dtude pour les nombreux changes qui mont permis dapprhender les
problmatiques de conception et de routage, les technologies PCB et llectronique en
gnral. De ces trois services, je citerais Victor Tissier, Vincent Chiron et Gilles Coquot qui
mont consacr beaucoup de temps et avec lesquels il me fut agrable de travailler.
Je noublierais pas les doctorants David Monnereau et Audrey Blin avec lesquels jai pu
changer pendant les moments difficiles que nous avons rencontr durant notre thse.
Christophe Meriaux nous a lui aussi supports et soutenus.
Comment cette thse aurait-elle pu aboutir sans lquipe du SATIE et leurs conseils
aviss. Voil un endroit o le travail et la dtente cohabitent trs bien. Rgulirement, des
tests taient organiss par Sylvain Petrianico, Fabien Adam ou Denis Labrousse qui
permettaient de sortir un peu de nos sujets dans une ambiance trs dtendue et qui taient trs
adapts pour attaquer laprs-midi dans de bonnes conditions morales et ce malgr de
nombreuses dfaites. En fait je nai jamais gagn Il ny a rien dire, ils sont imbattables
Franois Costa, directeur de thse, a suivi cette thse avec beaucoup dattention, et nous a
transmis son exprience dans les choix scientifiques et dans la rdaction du rapport de thse.
Ah cette rdaction ! Je ne pensais pas un jour remercier Franois pour son aide. Jai tellement
souffert et je lui en ai tellement voulu ! Mais finalement, jy suis parvenu et avec un retour
positif de mes rapporteurs. Quaurait t mon rapport sans les minutieuses relectures de
Franois, ses commentaires et ses remarques ? Alors Franois, encore merci.
Enfin, le meilleur pour la fin, Cyrille Gautier qui ma encadr pendant prs de trois ans et
support pour la dernire ligne droite. Son exprience et ses connaissances ont t
indispensables la russite de cette thse. Des moments studieux, des moments festifs (je
pense notamment Zurich, il comprendra !), des moments douloureux (la rdaction). Mais
finalement, jai fini par comprendre quil faut un peu de tout a.
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La rdaction des remerciements est un exercice trs difficile. Il est impossible de tout dire,
de citer tout le monde... Thales, le SATIE, mais joublie encore du monde !
Et oui, les proches, amis, famille et Marie-Sophie. Heureusement que tout ce beau monde
est l pour svader et prendre du recul. Alors un grand merci toute lquipe du X6style o il
y a toujours quelquun pour proposer un dner, une sortie ou un week-end. Merci eux qui
ont cout mes plaintes pendant trois ans et mont aid me vider la tte. Une mention
spciale ceux qui mont soutenu jusquau grand oral et particulirement Nathalie qui a pris
le temps de lire mon rapport dans sa totalit pour maider liminer de nombreuses fautes. Je
lui dois une fire chandelle !
Je naurais sans doute pu arriver me dpasser sans ma famille : les brothers, la sister, la
mother et surtout le father ! Jai eu rellement besoin de soutiens et dencouragements pour
aboutir dans mon projet ! Ils en ont bav et ils men ont fait baver pour que jatteigne le lyce,
ce qui ma permis de devenir Docteur. Inutile de dire que je ne regrette rien ! Donc merci
vous que jaime de tout mon cur.
Ah Marie-Sophie Je pense que tu es la personne qui a le plus de mrite, car sans toi, ton
coute, ta tendresse, tes attentions par milliers, ta patience, ta joie de vivre, ton sourire et sans
tout lamour que tu mas transmis, je ny serais jamais arriv. Tous les jours pendant ces trois
annes tu as bien voulu me supporter et me soutenir quelque soit mon humeur, mme quand
jtais odieux. Jespre un jour pouvoir te rendre la pareille la hauteur de ce que tu mas et
de ce que tu me donnes chaque jour.
Enfin, tous ceux qui pendant ces trois annes mont demand ou rpt chaque jour :
Alors cette thse elle avance ? , Ten es o de la rdaction ? , Toujours pas fini cette
thse ou encore : Alors, tu las soutiens quand cette thse ? , je leur dis un grand
merci.
A Marie-Sophie
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RESUME
Lvolution des contraintes industrielles entrane une rupture dans la conception des cartes
lectroniques. Aujourdhui, les cartes doivent prsenter un panel de fonctions numriques et
analogiques de plus en plus vaste. Il est ncessaire que lensemble des ces fonctions soient
intgres sur des supports de plus en plus petits et quelles prsentent des dbits croissants. La
miniaturisation des circuits intgrs et laugmentation des vitesses dhorloges permettent
aujourdhui de rpondre ces contraintes et de crer des cartes plus denses et plus
performantes. Cependant, ces volutions entranent galement une dgradation de la qualit
des signaux et une augmentation des perturbations lectromagntiques au sein des cartes.
D'une part, laugmentation des vitesses amplifie les phnomnes introduits par les
dsadaptations et rduit sensiblement les marges sur les timings. D'autre part, laccroissement
de la densification des cartes multiplie les phnomnes de diaphonie. Enfin, l'amplification de
la consommation et la multiplication des potentiels rend la stabilit des rseaux dalimentation
complexe matriser. Lensemble de ces phnomnes obligent les concepteurs revoir leur
processus de conception dans le but dassurer la matrise de lintgrit des signaux (IS).
Aprs une premire partie consacre la dfinition du contexte industriel et des
problmatiques en intgrit du signal, la deuxime partie porte sur l'tude de limpdance
caractristique des pistes sur une carte numrique complexe cre dans un environnement
industriel. Cette tude a permis dtudier les variations sur limpdance caractristique des
pistes provoques d'une part par le procd de fabrication et d'autre part par les contraintes
dun routage haute densit. Lanalyse de micro-sections et de coupons a t mise en uvre
pour valuer les diffrences obtenues sur la structure du circuit imprim aprs fabrication par
rapport aux spcifications initiales. Limpact du routage a t trait laide de simulation 2D
et 3D. Ces tudes ont t valides travers des mesures de rflectomtrie sur un circuit
imprim (PCB) nu. Les dsadaptations provoques par ces variations d'impdances sont une
des causes de la dgradation des signaux, qui a t quantifie par diffrentes simulations.
Ltude de la diaphonie et de la stabilit des alimentations a ncessit la mise en uvre
dun vhicule de test spcifique, conu suivant les contraintes industrielles de Thales.
Larchitecture et la structure ont donc t dfinies sur la base d'un circuit imprim douze
couches comprenant 2 niveaux de micro-vias sur lequel sont implants des composants BGA.
Le circuit imprim prsente un environnement complexe avec des zones haute densit
dinterconnexions. La carte ralise permet aujourdhui d'tudier lensemble des phnomnes
dIS ainsi que les liens sries rapides.
La quatrime partie porte sur ltude de la diaphonie. Elle a ncessit la mise en place d'un
modle de simulation simplifi pour valider la mthodologie utilise par loutil danalyse de
la suite Cadence. Les simulations issues de cet outil ont ensuite t confrontes aux rsultats
de mesures pour tudier sa validit et pour dfinir la configuration optimale mettre en uvre
afin que les simulations soient reprsentatives des signaux rels. Enfin, diffrents scnario de
couplages ont t tudis pour quantifier les niveaux de diaphonie provoqus sur les signaux.
Le dernier chapitre est consacr ltude de lintgrit des alimentations. Les rsultats de
simulations issus de loutil Power Integrity sont compars aux rsultats de mesures effectues
sur le vhicule de test en utilisant un VNA. Nous avons tudi la caractrisation des plans
dalimentations, des modles de condensateur ainsi que les inductances parasites introduites
par le routage. Enfin, une tude a t effectue pour optimiser au mieux le placement des
condensateurs de dcouplage sur le PCB tout en limitant lapparition dinductances parasites.
Ces travaux ont permis de mieux matriser la dmarche globale mettre en uvre sur les
cartes complexes haute densit dintgration pour liminer les dysfonctionnements et limiter
lapparition de phnomnes pouvant dgrader lintgrit des signaux.
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Table des matires
TABLE DES MATIRES

(i)
ENSC-(n dordre) ................................................................................................................................... 1
REMERCIEMENTS ................................................................................................... 5
TABLE DES MATIRES............................................................................................ 9
TABLE DES FIGURES............................................................................................. 15
TABLE DES TABLEAUX......................................................................................... 19
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INTRODUCTION GNRALE ................................................................................ 21

CHAPITRE I ............................................................................................................ 27
CONTEXTE DE LTUDE....................................................................................... 27
I.
BESOINS ET CONTRAINTES INDUSTRIELLES ................................................................................ 29

I.1. Introduction ............................................................................................................................................ 29
I.2. Description dune carte lectronique ...................................................................................................... 29
I.3. Evolution de la complexit des cartes..................................................................................................... 31
I.4. Besoins de lindustrie ............................................................................................................................. 34
II.
LINTGRITE DE SIGNAL .................................................................................................................. 35
II.1.
Introduction ......................................................................................................................................... 35
II.2.
Immunit aux bruits ............................................................................................................................ 36
II.3.
Les phnomnes de rflexion .............................................................................................................. 37
II.3.1. Ligne de transmission ...................................................................................................................... 37
II.3.2. Phnomnes de dsadaptation ......................................................................................................... 39
II.3.3. Terminaison de ligne ....................................................................................................................... 40
II.4.
La diaphonie........................................................................................................................................ 42
II.4.1. Diaphonie NEXT et FEXT .............................................................................................................. 43
II.4.2. Diaphonie paire et impaire............................................................................................................... 44
II.4.3. Mthodes de rsolution.................................................................................................................... 44
II.5.
La stabilit des masses et des alimentations........................................................................................ 45
II.5.1. Bruit induit dans les circuits dalimentation .................................................................................... 45
II.5.2. Impdance cible............................................................................................................................... 47
II.5.3. Contraintes technologiques.............................................................................................................. 47
II.5.4. Le rseau dalimentation.................................................................................................................. 47
II.5.5. Optimisation du rseau dalimentation ............................................................................................ 49
II.6.
Les bruits de commutations simultanes............................................................................................. 50
II.6.1. Description du phnomne .............................................................................................................. 50
II.6.2. Impact du phnomne sur lintgrit des alimentations et lintgrit du signal............................... 51
II.6.3. Solutions mettre en uvre ............................................................................................................ 51
II.7.
Analyse des timings ............................................................................................................................ 52
II.7.1. Principe............................................................................................................................................ 52
II.7.2. Les dlais de transmission ............................................................................................................... 52
II.7.3. Les temps de Setup et Hold ............................................................................................................. 53
II.8.
Liens sries rapides ............................................................................................................................. 54
II.9.
Conclusion partielle ............................................................................................................................ 55
Table des matires

III. LES OUTILS DE CONCEPTIONS ASSIST PAR ORDINATEUR (CAO)..................................... 55
III.1.
Introduction ......................................................................................................................................... 55
III.2.
Intgration de la simulation dintgrit de signal dans la conception.................................................. 56
III.2.1.
Introduction.................................................................................................................................. 56
III.2.2.
Description du processus de conception ...................................................................................... 57
III.3.
Les diffrents outils de simulation ...................................................................................................... 58
III.3.1.
Les simulateurs SPICE................................................................................................................. 58
III.3.2.
Les simulateurs Electromagntiques............................................................................................ 58
III.3.3.
Les simulateurs pr et post-routage.............................................................................................. 59
III.4.
Modles de simulation ........................................................................................................................ 59
III.4.1.
Modles SPICE ............................................................................................................................ 60
III.4.2.
Modles IBIS ............................................................................................................................... 60
III.4.3.
Modles HSPICE ......................................................................................................................... 61
III.5.
Conclusion .......................................................................................................................................... 61
CHAPITRE II ........................................................................................................... 63
DMONSTRATEURS DE TEST .............................................................................. 63
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I.
II.
II.1.
INTRODUCTION ....................................................................................................................................... 65
TUDE SUR VHICULE DE TEST ..................................................................................................... 65
Objectifs................................................................................................................................................. 65
II.2.
Dfinition de larchitecture .................................................................................................................. 65
II.2.1. Arbre dalimentation ........................................................................................................................... 66
II.2.2. Arbre dhorloge................................................................................................................................... 68
II.2.3. Empilage du circuit imprim............................................................................................................... 68
II.3.
Dfinition des scnarios ........................................................................................................................ 69
II.3.1. Rflexion............................................................................................................................................. 69
II.3.2. Diaphonie ............................................................................................................................................ 69
II.3.3. Bruits de commutations simultanes ................................................................................................... 70
II.3.4. Stabilit des alimentations................................................................................................................... 71
II.3.5. Liens sries rapides ............................................................................................................................. 72
III.
TUDE DUN PRODUIT REL ............................................................................................................ 73
IV.
CONCLUSION......................................................................................................................................... 75
CHAPITRE III ......................................................................................................... 77

TUDE DES IMPDANCES CARACTRISTIQUES ET DE LA RFLEXION SUR
LES LIGNES ............................................................................................................ 77
I.
II.
INTRODUCTION ....................................................................................................................................... 79
CARACTRISATION DE LEMPILAGE ........................................................................................... 79
III. INFLUENCE DE LA FABRICATION SUR LIMPDANCE DES PISTES .................................... 81

III.1.
Introduction ......................................................................................................................................... 81
III.2.
tude du coupon de test ...................................................................................................................... 82
III.3.
tude et mesures de micro-sections .................................................................................................... 83
III.4.
IV.
INFLUENCE DU ROUTAGE SUR LIMPDANCE DES PISTES................................................... 86
10
Table des matires

IV.1.
IV.2.
IV.3.
IV.4.
Plan de masse partiel Calcul analytique ........................................................................................... 86

Superposition de lignes tude en 2 dimensions ............................................................................... 87
Ligne droite et ligne sinueuse Etude en 3 dimensions...................................................................... 88
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V.
MESURE DE RFLECTOMETRIE SUR CUIVRE NU ..................................................................... 90
V.1.
Conditions de mesure .......................................................................................................................... 90
V.1.1. Matriel utilis .................................................................................................................................... 90
V.1.2. Interprtation des mesures................................................................................................................... 91
V.1.3. Limitation introduite par la mesure ..................................................................................................... 92
V.2.
Mesure de la variabilit de limpdance caractristique...................................................................... 94
V.3.
Superposition ligne et plan.................................................................................................................. 95
V.4.
Ligne droite et ligne sinueuse.............................................................................................................. 96
V.5.
VI. TUDE DE LIMPACT DU ROUTAGE ET DE LA FABRICATION SUR LA QUALIT DU
SIGNAL ............................................................................................................................................................... 99
VI.1.
Prsentation de loutil de simulation ................................................................................................... 99
VI.2.
tude de corrlation entre la mesure et la simulation........................................................................ 100
VI.2.1.
Conditions de la mesure ................................................................................................................ 100
VI.2.2.
Conditions de simulation ............................................................................................................... 101
VI.2.3.
Validation des rsultats de simulation ........................................................................................... 102
VI.3.
tude de limpact de la variation de limpdance sur lallure dun signal ........................................ 103
VI.4.
Conclusion partielle .......................................................................................................................... 105
VII.
CONCLUSION ET PERSPECTIVES .............................................................................................. 105
CHAPITRE IV........................................................................................................ 107

LA DIAPHONIE ..................................................................................................... 107
I.
PRISE EN COMPTE DE LA DIAPHONIE PAR LA CAO .................................................................. 109
II.
ETUDE THEORIQUE DUN SCENARIO DE DIAPHONIE ........................................................... 110
II.1.
Rsultats issus de SigXplorer ............................................................................................................ 111
II.2.
Etude des paramtres liniques ......................................................................................................... 113
II.3.
Etude du couplage sur une ligne adapte .......................................................................................... 115
II.4.
Etude du couplage dans la configuration du vhicule de test............................................................ 117
II.5.
III. ETUDE SUR UNE TOPOLOGIE COMPLETE................................................................................. 121
III.1.
Introduction ....................................................................................................................................... 121
III.2.
Etude laide dAllegro PCB............................................................................................................ 121
III.2.1.
Dfinition des marges de bruit ................................................................................................... 122
III.2.2.
Simulations ................................................................................................................................ 123
III.3.
Etude des topologies et dfinition des paramtres liniques ............................................................. 124
III.4.
Confrontation des rsultats................................................................................................................ 126
III.5.
IV. ETUDE DES RESULTATS ISSUS DE LOUTIL DE SIMULATION ............................................. 128
IV.1.
Introduction ....................................................................................................................................... 128
IV.2.
Prsentation des rsultats obtenus ..................................................................................................... 129
IV.3.
Tension induite en fonction de la longueur de couplage ................................................................... 130
IV.3.1.
Etude des topologies .................................................................................................................. 131
IV.3.2.
Couplage 1 mm 1W et 180 mm 5W ..................................................................................... 132
IV.3.3.
Dfinition de la longueur de couplage critique .......................................................................... 133
IV.3.4.
Conclusion partielle ................................................................................................................... 134
IV.4.
Evolution de la tension induite en fonction de la longueur de couplage ........................................... 134
IV.4.1.
Etude de la priodicit du couplage ........................................................................................... 135
11
Table des matires

IV.4.2.
Application de la priodicit des couplages dans notre cas dtude........................................... 136
IV.5.
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V.
VALIDATION DE LA SIMULATION PAR LA MESURE .............................................................. 138
V.1.
Introduction ....................................................................................................................................... 138
V.2.
Appareils et conditions de mesures ................................................................................................... 138
V.3.
Exploitation des mesures................................................................................................................... 140
V.3.1. Reproductibilit ............................................................................................................................. 141
V.3.2. Etude de corrlation temporelle..................................................................................................... 141
V.3.3. Synthse de ltude de corrlation ................................................................................................. 145
V.4.
VI. CONFRONTATION PAR LA SIMULATION DES DIFFERENTS SCENARIOS ........................ 149
VI.1.
Etude dun couplage adjacent en interne du PCB ............................................................................. 149
VI.1.1.
Evolution de la tension induite en fonction de lisolement ........................................................ 150
VI.1.2.
Evolution de la tension induite en fonction du couplage pair ou impair .................................... 150
VI.2.
Comparaison entre des couplages adjacents et superposs en couches interne et externe ................ 150
VI.2.1.
Evolution de la tension induite en fonction dun couplage adjacent interne ou externe ............ 151
VI.2.2.
Evolution de la tension induite en fonction dun couplage superpos en couche interne ou externe
152
VI.3.
Comparaison entre les diffrentes gomtries de couplages superposs........................................... 154
VI.3.1.
Evolution de la tension induite en fonction de lcartement horizontal mis en uvre dans un
couplage superpos ...................................................................................................................................... 154
VI.3.2.
Evolution de la tension induite en fonction de lisolement vertical mis en uvre pour un
couplage superpos ...................................................................................................................................... 155
VI.4.
Etude des couplages multiples .......................................................................................................... 155
VI.5.
VII.
CONCLUSION ET PERSPECTIVES .............................................................................................. 157
CHAPITRE V ......................................................................................................... 159

STABILITE DES MASSES ET DES ALIMENTATIONS ........................................ 159
I.
INTRODUCTION ..................................................................................................................................... 161
II.
PRSENTATION DE LOUTIL POWER INTEGRITY ............................................................ 162
II.1.
Introduction ....................................................................................................................................... 162
II.2.
Modlisation du rgulateur (VRM) ................................................................................................... 162
II.3.
Simulation Single-Node .............................................................................................................. 163
II.4.
Simulation Multi-Node ............................................................................................................... 164
II.5.
III. CONDITIONS DTUDE ET DE MESURE ...................................................................................... 168
III.1.
Introduction ....................................................................................................................................... 168
III.2.
Conditions de mesure ........................................................................................................................ 168
III.2.1.
Calibration.................................................................................................................................. 168
III.2.2.
Mesure du plan et des capacits ................................................................................................. 169
III.2.3.
Dfinition des paramtres Z partir des paramtres S............................................................... 170
III.3.
Conditions de simulation pour ltude de corrlation ....................................................................... 172
III.4.
IV. CARACTRISATION DU MODLE DU PLAN ET DES CONDENSATEURS ........................... 173
IV.1.
Introduction ....................................................................................................................................... 173
IV.2.
Caractrisation du modle du plan .................................................................................................... 173
IV.2.1.
Configuration de loutil de simulation ....................................................................................... 173
IV.2.2.
Comparaison des rsultats obtenus ............................................................................................ 174
IV.2.3.
Influence de la permittivit du dilectrique................................................................................ 176
IV.2.4.
Conclusion partielle ................................................................................................................... 177
12
Table des matires

IV.3.
Caractrisation et modles des condensateurs................................................................................... 178
IV.3.1.
Extraction du modle ................................................................................................................. 179
IV.3.2.
Inductance monte ............................................................................................................... 180
IV.3.3.
Mesure des rponses frquentielles des condensateurs .............................................................. 181
IV.4.
V.
TUDE DU SYSTME PLAN ET CONDENSATEURS................................................................... 184
V.1.
Introduction ....................................................................................................................................... 184
V.2.
Mesures et simulations de condensateurs associs au plan ............................................................... 184
V.2.1. Plan VCCINT avec un condensateur ............................................................................................. 184
V.2.2. Plan VCCINT avec trois condensateurs ........................................................................................ 187
V.2.3. Dfinition du modle de condensateur et dinductance parasite optimal....................................... 188
V.2.4. Plan VCCINT avec soixante condensateurs .................................................................................. 189
V.2.5. Conclusion partielle....................................................................................................................... 191
V.3.
Etude des inductances parasites ........................................................................................................ 192
V.4.
Dcouplage plan et dcouplage composant ........................................................................... 196
V.4.1. Mesures compares aux simulations.............................................................................................. 196
V.4.2. Simulations .................................................................................................................................... 197
V.5.
tel-00505781, version 1 - 26 Jul 2010
VI.
CONCLUSION ET PERSPECTIVES ................................................................................................. 200
CONCLUSION GNRALE .................................................................................. 203

REFERENCES ....................................................................................................... 209
ANNEXES .............................................................................................................. 217
13
14
tel-00505781, version 1 - 26 Jul 2010
Table des figures
tel-00505781, version 1 - 26 Jul 2010
TABLE DES FIGURES

figure 1 : Loi de Moore de 1970 2007 [INTEL].................................................................................................... 23
figure 2 : Evolution de la densit des cartes lectroniques.................................................................................... 24
figure 3 : Encombrement composants sur les cartes lectroniques....................................................................... 29
figure 4 : Exemple dempilage [ELVIA 2004] ......................................................................................................... 30
figure 5 : via standard vs via stack .................................................................................................................. 32
figure 6 : Reprsentation des passifs sur PCB (taille relle) et quivalence graphique......................................... 33
figure 7 : Principaux phnomnes dIntgrit de Signal......................................................................................... 36
figure 8 : Dtermination des seuils dans limmunit au bruit.................................................................................. 37
figure 9 : Paramtres liniques RLCH dun tronon de la ligne ............................................................................. 38
figure 10 : Reprsentation gomtrique dune ligne micro-ruban et stripline......................................................... 38
figure 11 : Prsentation du phnomne de rflexion ............................................................................................. 39
figure 12 : Rflexion sur un signal numrique........................................................................................................ 40
figure 13 : Exemple dun signal sans adaptation et avec une terminaison srie.................................................... 41
figure 14 : Reprsentation gomtrique et lectrique dun couplage..................................................................... 42
figure 15 : Couplages entre deux conducteurs ...................................................................................................... 43
figure 16 : Diaphonie NEXT et FEXT [INTEL]........................................................................................................ 43
figure 17 : Quatre cas de diaphonie suivant les configurations de lignes. [CAIGNET 2005] ................................. 44
figure 18 : Reprsentation du rseau dalimentation ............................................................................................. 45
figure 19 : Plages de frquence mises en jeu dans les bruits dalimentation [MUHTAROGLU 2004] ................... 46
figure 20 : Composants du rseau de dcouplage en fonction de la frquence [CADENCE 2006]....................... 48
figure 21 : Illustration dun plan avant (bleu) et aprs (rouge) la mise en place du rseau de dcouplage. .......... 48
figure 22 : Inductance induite en fonction de la liaison dun condensateur un plan [SMITH 1999] ..................... 49
figure 23 : Buffer de sortie Vdd et Vss fluctuent dus aux bruits de commutation [YUAN 2006] .......................... 50
figure 24 : Basculement dun signal de sortie d un bruit de masse................................................................... 51
figure 25 : Dlais associs au chemin lectrique dun signal................................................................................. 52
figure 26 : Transmission numrique ...................................................................................................................... 53
figure 27 : Marges de Setup et de Hold ................................................................................................................. 53
figure 28 : Comparaison liaison parallle et srie .................................................................................................. 54
figure 29 : Diagramme de lil dune liaison srie Mesures V et t.................................................................. 54
figure 30 : Environnement CAO en conception lectronique ................................................................................. 56
figure 31 : Description dun processus de conception classique ...................................................................... 57
figure 32 : Modle dune broche de sortie ............................................................................................................. 60
figure 33 : Modle dune broche dentre .............................................................................................................. 60
figure 34 : Architecture Vhicule de test ................................................................................................................ 66
figure 35 : Arbre dalimentation.............................................................................................................................. 67
figure 36 : Rpartition des diffrents potentiels sur les plans dalimentation ......................................................... 67
figure 37 : Arbre dhorloge ..................................................................................................................................... 68
figure 38 : Empilage du PCB ................................................................................................................................. 69
figure 39 : Scnarios pour ltude de la diaphonie................................................................................................. 70
figure 40 : Reprsentation des rgles pour le routage dun couplage.................................................................... 70
figure 41 : Scnarios pour ltude du SSN............................................................................................................. 71
figure 42 : Scnarios pour ltude des masses / alimentations .............................................................................. 72
figure 43 : Scnarios pour ltude des liens MGH.................................................................................................. 73
figure 44 : Vue CAO dun portion de la carte produit - Composants + Signaux ..................................................... 73
figure 45 : Vue CAO dun portion de la carte produit - Composants ...................................................................... 74
figure 46 : Vue du PCB en CAO ............................................................................................................................ 75
figure 47 : Vhicule de test .................................................................................................................................... 76
figure 48 : Empilage des couches externes avec plan........................................................................................... 80
figure 49 : Empilage des couches externes sans plan........................................................................................... 80
figure 50 : Coupon de test vu au microscope ........................................................................................................ 82
figure 51 : Choix des chantillons pour lanalyse de la structure du PCB.............................................................. 84
figure 52 : Observation du centre dune micro-section au MEB............................................................................. 85
figure 53 : Mesures au MEB sur un chantillon des couches (a) 1 4 (b) 4 7 (c) 7 10 et (d) 10 14 ............. 85
figure 54 : Simulation lectrostatique, piste isole................................................................................................. 87
figure 55 : Simulation lectrostatique, pistes superposes.................................................................................... 87
figure 56 : Routage dune partie dun bus de donnes .......................................................................................... 88
figure 57 : Dimensions ligne sinueuse, W=120 m................................................................................................ 89
figure 58 : Modlisation 3D dune ligne sinueuse de 45mm Visualisation du Champs B.................................... 89
figure 59 : Matriel utilis pour la caractrisation des impdances de lignes ........................................................ 90
figure 60 : Mesure TDR du cble SMA (50 ) seul (10mV/div, 1,3ns/div)............................................................. 91
figure 61 : Mesure TDR du cble SMA et de la sonde (10mV/div, 1,3ns/div) ........................................................ 91
figure 62 : Extraction dune piste DDR2 sous loutil SigXplorer de Cadence ......................................................... 92
figure 63 : Mesure TDR dune piste DDR2 ............................................................................................................ 92
figure 64 : Prsentation dun parasite d la rflexion au sein de la mesure........................................................ 93
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tel-00505781, version 1 - 26 Jul 2010
Table des figures

figure 65 : Accessibilit aux signaux...................................................................................................................... 93
figure 66 : Vue du PCB et des quatre interfaces DDR2 identiques........................................................................ 94
figure 67 : Mesure TDR de lhomognit de limpdance sur le PCB .................................................................. 95
figure 68 : Mesure TDR - Plan partiel et superposition de lignes........................................................................... 96
figure 69 : Reprsentation de la topologie de la paire diffrentielle ....................................................................... 96
figure 70 : Illustration des lignes droites et sinueuses mesures........................................................................... 97
figure 71 : Mesure TDR - Etude des diffrences entre une ligne droite (DQ1) et sinueuse (DQ46) ...................... 97
figure 72 : Mesure TDR - Etude des diffrences entre une ligne droite (DQ3) et sinueuse (DQ41) ...................... 98
figure 73 : Gabarit matris pour une ligne sinueuse ............................................................................................. 98
figure 74 : Extraction dune ligne sous Allegro PCB SI ........................................................................................ 100
figure 75 : Reprsentation asymptotique de lenveloppe du spectre dun signal ................................................. 101
figure 76 : Limitation de la boucle de courant introduit par la masse de la sonde ............................................... 101
figure 77 : tude de corrlation entre la simulation (courbe rouge) et la mesure (courbe bleue)......................... 102
figure 78 : Simulations de la ligne avec diffrentes adaptations sries (R=0 ; R=35 ; R=50 ) ................... 103
figure 79 : Simulation dune ligne avec variation dimpdance (Rsrie = 35 )................................................... 104
figure 80 : Simulation dune ligne avec variation dimpdance (Rsrie = 50 )................................................... 104
figure 81 : Dfinition de ltude mise en uvre ................................................................................................... 109
figure 82 : Schmatisation du motif tudi (coupe / vue de haut) ........................................................................ 110
figure 83 : Scnario 1-extraction de deux lignes couples avec loutil SigXplorer de Cadence........................... 111
figure 84 : Simulation de la topologie complte du scnario tudi ..................................................................... 112
figure 85 : Simulation du scnario simplifi (couplage de 180 mm seul) ............................................................. 112
figure 86 : Simulations (a) lectrostatique et (b) magntodynamique issues de Maxwell 2D .............................. 113
figure 87 : Reprsentation des diffrentes capacits pour deux lignes couples ................................................ 115
figure 88 : Caractrisation du couplage sous Pspice dans le cas dune configuration adapte........................... 116
figure 89 : Simulations Spice-FEXT/NEXT en fonction des matrices issues de SigXplorer et Maxwell ............... 116
figure 90 : Courbes Pull up issues du modle IBIS du driver LVTTL 3V3...................................................... 117
figure 91 : Caractrisation du couplage sous Pspice dans le cas dune configuration non adapte.................... 118
figure 92 : Tensions NEXT et FEXT - Rsultats de simulation issus dAllegro .................................................... 118
figure 93 : Tensions FEXT sous SPICE suivant les matrices issues de Maxwell et de SigXplorer...................... 119
figure 94 : Tensions NEXT sous SPICE suivant les matrices issue de Maxwell et de SigXplorer ....................... 119
figure 95 : Comparaison de lallure du driver modlis sous Allegro (a) celui modlis sous Pspice (b).......... 120
figure 96 : Reprsentation de la fentre danalyse .............................................................................................. 122
figure 97 : Marges dune technologie compatible TTL ......................................................................................... 122
figure 98 : Rsultats de simulation de diaphonie sous Constraint Manager ........................................................ 124
figure 99 : Caractrisation du scnario SC1_V21................................................................................................ 124
figure 100 : Caractrisation du scnario SC3_V5................................................................................................ 124
figure 101 : dfinition des couches et des conducteurs sous TNT-MMTL ........................................................... 125
figure 102 : Modlisation simplifie dun couplage pour une topologie complte et dsadapte......................... 126
figure 103 : Signaux FEXT du scnario SC1_V21 pour un couplage ODD ......................................................... 127
figure 104 : Signaux NEXT du scnario SC1_V21 pour un couplage ODD......................................................... 127
figure 105 : Signaux FEXT du scnario SC3_V5 pour un couplage ODD ........................................................... 127
figure 106 : Signaux NEXT du scnario SC3_V5 pour un couplage ODD........................................................... 128
figure 107 : Niveau de tension relev dans les tudes de comparaison.............................................................. 129
figure 108 : Prsentation du scnario tudi ....................................................................................................... 129
figure 109 : Synthse des rsultats des patterns du scnario 1 pour des simulations ODD................................ 129
figure 110 : Vue de la densit dinterconnexion entre les deux FPGA................................................................. 130
figure 111 : Vue du motif mettant en uvre un couplage de 1 mm ..................................................................... 131
figure 112 : Reprsentation des scnarios simplifis (a) Lc=1mm, (b) Lc=2mm ................................................. 132
figure 113 : Evolution de la tension perturbatrice en fonction de la longueur du couplage .................................. 133
figure 114 : Impact de la longueur dun couplage sur une topologie complte .................................................... 134
figure 115 : Evolution de la tension induite en fonction de la longueur de couplage-cas adapt......................... 135
figure 116 : Evolution de la tension induite en fonction de la longueur de couplage-cas non adapt .................. 135
figure 117 : Evolution de la tension induite en fonction de la longueur de couplage - cas dtude ...................... 136
figure 118 : Evolution de la tension induite en fonction de la longueur de couplage sous Allegro....................... 137
figure 119 : Vue dune partie du PCB autour du FPGA ....................................................................................... 138
figure 120 : Limitation des perturbations travers loptimisation de laccs la mesure..................................... 139
figure 121 : Oscillogramme (4 ns/DIV et 100 mV/DIV) du signal FEXT avec une (a) BW=1 GHz (b) BW= 4GHz et
du signal NEXT avec une (c) BW=1 GHz (d) BW=4 GHz.................................................................................... 140
figure 122 : Oscillogramme (4 ns/DIV et 100 mV/DIV) avec une BW=1 GHz du signal (a) FEXT de SC1_V24 (b)
NEXT de SC1_V24 (c) FEXT de SC3_V5 (d) NEXT de SC3_V5 ........................................................................ 141
figure 123 : Simulation vs Mesure de SC1_V24 FEXT ........................................................................................ 142
figure 124 : Simulation vs Mesure de SC1_V24 FEXT aprs modification des conditions de simulation (relev au
niveau du point de mesure et modlisation de la sonde)..................................................................................... 142
figure 125 : Simulation vs Mesure de SC1_V24 NEXT avant et aprs modification des conditions de simulation
(relev au niveau du point de mesure et modlisation de la sonde).................................................................... 143
figure 126 : Simulation vs Mesure de SC3_V5 FEXT avant et aprs modification des conditions de simulation
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Table des figures

figure 127 : Simulation vs Mesure de SC3_V5 NEXT avant et aprs modification des conditions de simulation
figure 128 : Simulation vs Mesure FEXT ODD (victime 1) Motifs du scnario 1 ....................................... 145
figure 132 : Vues CAO des signaux superposs couche 12 et 10 par rapport leur plan de rfrence (a) en
couche 8 et (b) en couche 9 ................................................................................................................................ 147
figure 133 : Vue de dessus du couplage multiconducteurs de 4 mm du Scnario 7............................................ 148
figure 134 : Motifs du Scnario 1 FEXT ODD (victime 1) .......................................................................... 149
figure 135 : Motifs du Scnario 1 Comparaison ODD vs EVEN FEXT ........................................................... 149
figure 136 : Comparaison scnario 1, 2, 3 et 4 - ODD - FEXT............................................................................. 151
figure 137 : Etude lectrostatique dun couplage interne (a) et dun couplage externe (b) .................................. 151
figure 138 : Etude lectrostatique dun couplage superpos en externe ............................................................. 153
figure 139 : Comparaison scnario 3, 4, 5 et 6 - ODD - FEXT............................................................................. 154
figure 140 : Couplage multiple 1 victime / 9 agresseur (W=1) ODD - FEXT .................................................. 155
figure 141 : Description de lensemble des lments constituant le rseau de distribution des alimentations .... 161
figure 142 : (a) Diagramme simplifi dun rgulateur dcoupage (b) Modlisation de ltage de rgulation..... 162
figure 143 : Schma quivalent dune simulation Single-Node ...................................................................... 163
figure 144 : Simulation Single-Node du plan VCCINT du vhicule de test .................................................... 164
figure 145 : Maillage (8x8) de la paire de plan tudie pour une caractrisation lectrique [SMITH 2000] ......... 165
figure 146 : Modle comportemental de la paire de plans ................................................................................... 165
figure 147 : Vision du plan avant et aprs maillage ............................................................................................. 166
figure 148 : Courbes issues de la simulation multi-node ............................................................................... 166
figure 149 : Courbes de la simulation multi-node (rouge) FPGA de droite (noir) FPGA de gauche............... 167
figure 150 : Kit de calibration ............................................................................................................................... 168
figure 151 : Mesure sur le vhicule de test laide du VNA ................................................................................ 169
figure 152 : Cblage du condensateur pour la mesure VNA ............................................................................... 169
figure 153 : Modle en T du quadriple ............................................................................................................... 170
figure 154 : Principe de la mesure ....................................................................................................................... 170
figure 155 : Comparaison des mthodes de conversion (S to Z) de 30 KHz 1 GHz ......................................... 171
figure 156 : Comparaison des mthodes de conversion (S to Z) de 30 Mhz 1 GHz ......................................... 171
figure 157 : Conditions de simulation ncessaires ltude de corrlation ......................................................... 172
figure 158 : Principe dtude Mesure vs Simulation.......................................................................................... 173
figure 159 : Etude de corrlation entre la mesure et les simulations Plan VCCINT .......................................... 174
figure 160 : Etude de corrlation entre la mesure et la simulation avec r =5,4 ................................................... 176
figure 161 : Variation dans domaine frquentiel (a) de la constante dilectrique (b) de la tangente de perte ..... 177
figure 162 : Circuit quivalent dun condensateur................................................................................................ 179
figure 163 : Comportement de limpdance dun condensateur en frquentielle. ................................................ 179
figure 164 : Comparaison de contribution des inductances parasites.................................................................. 180
figure 165 : Motifs dimplantation des condensateurs (vias traversants) ............................................................. 181
figure 166 : Simulation et mesures du condensateur 100nF ............................................................................... 181
figure 167 : Simulation et mesures du condensateur 10nF ................................................................................. 182
figure 168 : Simulation et Mesures du condensateur 1nF ................................................................................... 183
figure 169 : Placement du condensateur de 100 nF sur le circuit imprim .......................................................... 185
figure 170 : Simulations plan nu et plan + 100nF ................................................................................................ 185
figure 171 : Simulations et mesure de VCCINT + 100 nF.................................................................................... 186
figure 172 : Simulations Lm Fast Henry et mesure de VCCINT + 100 nF ........................................................... 186
figure 173 : Placement des condensateurs de 100 nF, 10 nF et 1 nF sur le circuit imprim ............................... 187
figure 174 : Simulations et mesure de VCCINT + 1 nF, 10 nF et 100 nF............................................................. 188
figure 175 : Simulations modles mesurs compenss et mesure de VCCINT + 1 nF, 10 nF et 100 nF ............ 189
figure 176 : Placement de 60 condensateurs sur le circuit imprim..................................................................... 190
figure 177 : Simulations et mesure de VCCINT + 60 condensateurs .................................................................. 190
figure 178 : Simulations et mesure de VCCINT + 60 condensateurs .................................................................. 191
figure 179 : Dcouplage plan et composant ........................................................................................................ 192
figure 180 : Motifs pour valuation de loutil Fast Henry (vias traversants).......................................................... 193
figure 181 : Dcouplage Composant ................................................................................................................... 193
figure 182 : Motifs pour valuation de loutil Fast Henry (vias) .......................................................................... 194
figure 183 : Motifs implants et interprts par loutil Fast Henry ........................................................................ 194
figure 184 : Histogramme prsentant les valeurs dinductance monte calcules par Fast Henry ................ 195
figure 185 : Dcouplage composant - vue des diffrents niveaux de via............................................................. 195
figure 186 : Dcouplage plan et composant ........................................................................................................ 196
figure 187 : Mesures dcouplage plan et composant .......................................................................................... 196
figure 188 : Simulations dcouplage plan et composant ..................................................................................... 197
figure 189 : Dcouplage plan et composant Conditions de simulations................................................ 198
figure 190 : Simulations dcouplage plan et composant (FPGA de droite).............................................. 198
figure 191 : Simulations dcouplage plan et composant (FPGA de gauche)........................................... 198
17
Table des figures
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figure 192 : Simulation Single-Node Comparaison simulation initiale et actuelle........................................... 200

figure 193 : Vue globale du processus de conception ......................................................................................... 207
18
Table des tableaux
TABLE DES TABLEAUX
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tableau 1 : Densit de pin au cm en fonction du pas des composants................................................................. 31

tableau 2 : Faisabilit du routage dun composant avec des technologies connues ............................................. 32
tableau 3 : Solutions de terminaison pour les interconnexions prsentant des dsadaptations ............................ 41
tableau 4 : Contrainte technologique sur Zcible de 1990 2005........................................................................... 47
tableau 5 : Quelques chiffres du produit ................................................................................................................ 74
tableau 6 : Chiffres cls du vhicule de test .......................................................................................................... 75
tableau 7 : Rcapitulatif des impdances de lempilage ........................................................................................ 80
tableau 8 : Pr-imprgn et lamin utiliss pour lempilage .................................................................................. 81
tableau 9 : Valeurs spcifies, construites et mesures de lempilage en m....................................................... 83
tableau 10 : Calcul analytique de limpact dun plan de masse partiel................................................................... 86
tableau 11 : Rsultats des simulations 2D............................................................................................................. 88
tableau 12 : Rsultats des simulations 3D............................................................................................................. 89
tableau 13 : Rsultats des simulations 2D sur la superposition des pistes............................................................ 95
tableau 14 : Synthse des rsultats thoriques et exprimentaux......................................................................... 98
tableau 15 : Dfinition du paramtrage de loutil vs paramtres par dfaut......................................................... 102
tableau 16 : Prsentation des scnarios implants sur le vhicule de test.......................................................... 110
tableau 17 : Comparaison des lments liniques issus de SigXplorer et de Maxwell 2D .................................. 113
tableau 18 : Tensions induites calcules partir des donnes issues de SigXplorer et de Maxwell 2D ............. 115
tableau 19 : Dfinition de la matrice Spice ..................................................................................................... 116
tableau 20 : Comparaison des tensions induites observes sous Allegro et celles issues de ltude thorique . 118
tableau 21 : paramtrage de loutil Constraint Manager ...................................................................................... 121
tableau 22 : Reprsentation des couplages tudis ............................................................................................ 123
tableau 23 : Matrice inductance et capacitance dfinies laide de Maxwell et TNT-MMTL ............................... 125
tableau 24 : Comparaison des matrices issues de TNT-MMTL et dAllegro ........................................................ 126
tableau 25 : Liste des paramtres prpondrant dans ltude dun couplage...................................................... 131
tableau 26 : Comparaison des matrices et tensions induites pour un couplage 1 mm 1W et 180 mm 5W.... 133
tableau 29 : Comparaison des lments liniques pour des couplages externe et interne ................................. 152
tableau 30 : Comparaison des lments liniques pour des paisseurs de conducteurs de 17 et 40m............ 152
tableau 31 : Elments liniques pour un couplage superpos en externe et en interne...................................... 153
tableau 33 : Calcul de la diaphonie induite par Allegro pour un couplage multiple.............................................. 156
tableau 34 : Configuration outil single-node pour ltude du plan VCCINT.................................................... 164
tableau 35 : Configuration mesure et simulations................................................................................................ 174
tableau 36 : Calcul des capacits inter-plan ........................................................................................................ 175
tableau 37 : Permittivit en fonction de la frquence et capacits inter-plan ....................................................... 176
tableau 38 : Dfinition des condensateurs cramiques utiliss pour le dcouplage des plans............................ 178
tableau 39 : Modles KEMET des condensateurs cramiques ........................................................................... 180
tableau 40 : Relev des valeurs des inductances montes calcules par Fast Henry (vias traversants) ............ 181
tableau 41 : Modles KEMET et modles mesurs Condensateur 100nF ....................................................... 182
tableau 42 : Modles KEMET et modles mesurs Condensateur 10nF ......................................................... 182
tableau 43 : Modles KEMET et Modles mesurs Condensateur 1nF ........................................................... 183
tableau 44 : Comparaison mesure et simulation VCCINT + 100 nF ................................................................. 187
tableau 45 : Relev des valeurs des inductances montes (nH) calcules par Fast Henry ................................ 192
tableau 46 : Relev des valeurs des inductances montes calcules par Fast Henry ........................................ 194
19
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Introduction gnrale
INTRODUCTION GNRALE
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Introduction gnrale
22
Introduction gnrale
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Lvolution des contraintes industrielles et plus particulirement dans le domaine de la

dfense entrane une rupture dans la conception des cartes lectroniques. Aujourdhui, les
produits doivent prsenter un panel de fonctions numriques et analogiques de plus en plus
vaste. Il est ncessaire que lensemble de ces fonctions soit intgr sur des supports de plus en
plus petits et quelles prsentent des dbits toujours plus importants. La miniaturisation
croissante des circuits intgrs et laugmentation des vitesses dhorloge permettent
aujourdhui de rpondre ces contraintes et de crer des cartes plus denses tout en amliorant
leurs performances. Cependant, ces volutions technologiques entranent galement une
dgradation de la qualit des signaux et une augmentation des perturbations
lectromagntiques au sein des cartes, ce qui oblige les concepteurs revoir leurs
mthodologies, processus et rgles de conception dans le but dassurer la matrise de
lintgrit des signaux et de minimiser les interfrences.
Depuis la cration du premier circuit intgr en 1958 par Texas Instrument et la premire
formulation de la loi de Moore nonce en 1965 par Gordon Moore, llectronique numrique
connat une volution exponentielle. En 40 ans la gravure dun transistor est passe de 10m
45nm, ce qui entrane une intgration croissante du nombre de transistors au sein des circuits
intgrs proche de ce quavait prvu Gordon Moore. Aujourdhui, ce nombre slve plus
dun milliard [INTEL].
figure 1 : Loi de Moore de 1970 2007 [INTEL]
Cette volution (figure 1) entrane une consommation toujours plus importante et des
temps de commutation plus rapides. Pour compenser les problmes de dissipation thermique
au sein des circuits intgrs, les tensions dalimentation ne cessent de diminuer. Enfin, avec la
rduction de la taille des transistors, les vitesses dchange sur silicium et sur cuivre
continuent augmenter.
Cette miniaturisation des circuits intgrs permet de rduire sensiblement la taille des
circuits imprims (Printed Circuit Board : PCB), augmentant de faon exponentielle le
nombre dinterconnexion au dm. En effet, lvolution des contraintes physiques dans
lindustrie tend vers une intgration de plus en plus importante des circuits intgrs et des
circuits imprims, entranant des densits de composants et dinterconnexions toujours plus
importantes. La figure 2 ci-dessous illustre bien cette volution croissante des cartes et les
objectifs quil est ncessaire datteindre pour rester comptitif dans la conception matriel.
23
Introduction gnrale
figure 2 : Evolution de la densit des cartes lectroniques
tel-00505781, version 1 - 26 Jul 2010
Ces volutions de llectronique numrique font apparatre de nouveaux phnomnes au

sein des cartes qui entranent la fluctuation des signaux circulant par les pistes (oscillations,
gigue) et qui ont un effet direct sur la qualit des signaux numriques.
Laugmentation des vitesses dhorloge amplifie les phnomnes introduits par les
dsadaptations et rduit sensiblement les marges sur les temps. Laccroissement de la
densification des cartes multiplie les phnomnes de couplage lectromagntique et
lectrostatique entres les diffrentes interconnexions. Dautre part, lamplification de la
consommation, la diminution des marges de bruit et la multiplication des potentiels rendent la
stabilit des rseaux dalimentation complexe et sensible aux forts appels de courant ainsi
quaux bruits de commutations simultanes.
Lintgrit de signal (IS) devient donc un lment majeur prendre en compte dans la
fabrication des cartes lectroniques. Les concepteurs doivent revoir leurs mthodologies et
leurs rgles de conception, mais aussi multiplier les analyses dintgrit de signal laide
doutils numriques, tout au long du processus de conception, pour minimiser les
interfrences et garantir la qualit des signaux avant le lancement du circuit imprim en
production.
Les outils de conception assiste par ordinateur (CAO) doivent donc aujourdhui rpondre
une activit croissante des dveloppeurs de circuits imprims. Il devient indispensable
dintroduire les simulations dintgrit de signal au sein du processus de conception. La
passerelle entre les diffrents outils doit tre simple et rapide, les temps de simulation doivent
tre courts et donner des rsultats prcis.
Les outils de simulations doivent tre capables de modliser lensemble des
interconnexions prsentes sur une carte. Pour complter cette modlisation il est aussi
ncessaire dimplmenter les modles comportementaux des diffrentes entres/sorties. Les
fabricants de composants sont donc sollicits par les concepteurs qui souhaitent, pour
maximiser lanalyse dune carte, obtenir lensemble des modles de simulations.
Cela reprsente une nouvelle problmatique pour rsoudre les tudes dintgrit de
signal : sans modle de composant, les simulations ne peuvent tre mises en uvre. De plus,
leur prcision est primordiale si lon souhaite obtenir des rsultats reprsentatifs de la ralit.
Ce point est donc capital dans ltude de lintgrit de signal.
24
Introduction gnrale
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La mise en uvre dtapes de simulation et la dfinition dune approche analytique avec

une mthodologie prcise et viable par rapport aux contraintes de lindustrie est devenue
aujourdhui ncessaire dans la conception dune carte lectronique rapide haute densit
dintgration (HDI). Lobjectif est de dfinir une approche adapte pour traiter les problmes
dintgrit de signal, de manire garantir le fonctionnement dune carte numrique
complexe sans avoir besoin dun prototype physique et donc des itrations de mise au point
coteuses.
Cette tape nest approuve quune fois les outils de simulations valids. Aujourdhui, de
nombreux outils dintgrit de signal existent et sont utiliss pendant les phases de
conception. Lexprience aurait d permettre de valider leur degr de prcision a posteriori.
Cependant, les contraintes industrielles et les rgles empiriques dintgrit de signal
contraignent supprimer laccessibilit aux signaux. En effet, la densit est telle que la place
au sein des circuits imprims est compte. De plus, la mise en place de points de mesure sur
un signal entrane lapparition dun tronon de ligne (stub) supplmentaire qui va introduire
une dsadaptation sur la ligne et dgrader lintgrit du signal, phnomne amplifi par
laccroissement des frquences de fonctionnement. Ainsi laccessibilit aux signaux est
devenue quasi-nulle, la validation des modles et outils de simulations nest donc pas
ralisable simplement. Les problmatiques de mesure au sein des circuits imprims
deviennent proches de celles des circuits intgrs.
Enfin, la mthodologie doit pouvoir apporter aux concepteurs des indicateurs permettant,
partir de la description dune architecture, de dfinir la criticit des signaux et donc
dindiquer la couverture de test quil sera ncessaire dappliquer sur la carte en cours de
conception pour liminer les risques potentiels de non intgrit des signaux.
Le contexte de ltude, travers la description des cartes lectroniques, leur complexit et
les contraintes industrielles associes, sera dvelopp dans le premier chapitre. Nous
aborderons galement la caractrisation et la dfinition des diffrents phnomnes dintgrit
de signal engendrs par ces volutions. Les diffrentes solutions doutils et modles de
composants permettant dtudier lensemble des phnomnes seront aussi abordes.
Le deuxime chapitre sera consacr la prsentation dune carte produit utilise
comme support dtude, nous exposerons aussi le vhicule de test conu dans le cadre de la
thse.
Le troisime chapitre prsentera ltude effectue sur la carte produit , qui a permis
deffectuer une tude a posteriori sur les impdances caractristiques et la mise en place
dempilages impdance contrle.
Les quatrime et cinquime chapitres seront ddis la diaphonie et ltude de stabilit
des alimentations. Ltude de ces deux phnomnes sera effectue sur le vhicule de test. Le
but sera de confronter la mesure la simulation et donc dtudier le degr de validit et de
prcision des outils ainsi que des modles de simulation. Cette confrontation des mesures et
des simulations permettra doptimiser nos mthodes de mesures, mais galement le
paramtrage des outils de simulation pour obtenir une prcision qui soit reprsentative de nos
applications et de nos besoins. En outre, le dmonstrateur permettra de valider les rgles
empiriques dintgrit de signal et dadapter celles qui sont difficilement applicables au vu
des contraintes de conception sur les cartes actuelles. Chacun des chapitres prsentera
lexploitation des diffrents rsultats, la validation des outils de simulations et les tudes
thoriques associes.
25
26
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tel-00505781, version 1 - 26 Jul 2010
Chapitre I : Contexte de ltude
CHAPITRE I
CONTEXTE DE LTUDE
27
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28
I. BESOINS ET CONTRAINTES INDUSTRIELLES

I.1. Introduction
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Lvolution technologique et la multiplication des contraintes sur les cartes conues dans
lindustrie, et plus particulirement dans lindustrie de dfense, entranent une multiplication
des phnomnes dintgrit de signal au sein des circuits imprims. Lanalyse et la simulation
de ces phnomnes sont donc devenues incontournables. Pour rester comptitif en termes de
cots et de dlais, lobjectif est de raliser une carte numrique rapide haute densit
dinterconnexion qui fonctionne au premier essai, c'est--dire sans mettre en uvre au
pralable de prototype intermdiaire. La dtection et la rsolution dun problme de
conception est souvent possible, alors que la dtection dun dfaut dintgrit de signal a
posteriori est beaucoup moins ais. De plus, la rsolution de ce type de problme peut devenir
quasiment impossible. Par exemple, un problme de diaphonie sur une couche interne de
lempilage peut tre fatal au fonctionnement de lensemble de la carte. La ralisation dun
nouveau circuit est incontournable et engendre donc des dpassements de budgets et des
retards importants, qui sont inacceptables dans un contexte industriel.
I.2. Description dune carte lectronique
Une carte lectronique est compose de deux lments : les composants et le circuit
imprim.
En termes de composants (figure 3), on trouve les passifs (condensateurs, rsistances et
inductances) qui sont principalement utiliss pour la mise en uvre des circuits
dalimentation, pour les configurations des composants (analogiques et numriques) et pour
ladaptation des signaux. Ils sont de plus en plus nombreux et reprsentent en moyenne un
encombrement de 26 % de la surface de la carte. Ensuite, il y a les composants analogiques
pour limplantation des rseaux dalimentation et pour les fonctions dmission radio. Les
circuits intgrs numriques sont galement ncessaires pour les parties de traitement et calcul
numrique. Ces deux familles prsentent un taux doccupation des cartes de 49 %. Enfin, on
trouve sur les cartes des connecteurs et des composants divers (transistor / diode / ) qui
reprsentent un encombrement de 25 %.
figure 3 : Encombrement composants sur les cartes lectroniques
29
Ces composants sont implants sur le circuit imprim.
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Un circuit imprim est un empilement de couches de cuivre et disolants destin recevoir

les composants dun systme et assurer leur interconnexion de faon raliser la fonction
initialement dfinie par le schma lectrique. Il est compos dune ou de plusieurs couches de
cuivre selon les applications. Les couches de cuivre (conducteur) se prsentent sous forme de
pistes, de pads et de vias et sont destines vhiculer les diffrents signaux numriques et
analogiques et accueillir les nombreuses rfrences de tension permettant dalimenter les
diffrents composants. Il est important de distinguer les couches de signaux et les couches
dalimentation.
Ces couches de cuivre sont spares par des couches de matriaux dilectriques. Ces
matriaux utiliss dans la ralisation dempilages rigides sont constitus dun tissu de verre
imprgn dune rsine qui est polymrise dans le cas dun stratifi, ou pr-polymrise dans
le cas dun pr-imprgn. Le stratifi est gnralement revtu dune couche de cuivre sur ces
deux faces. Le pr-imprgn, du fait de la polymrisation partielle, permet davoir une bonne
adhrence contrairement au stratifi, et est donc utilis dans lassemblage de stratifi et/ou de
couche de cuivre [GUIDE_THALES 2008]. Les stratifis sont utiliss pour les circuits double
face, et les pr-imprgns pour assembler ces circuits ou pour ajouter des couches
supplmentaires dans les parties haute et basse des circuits imprims. Il est noter que les
paisseurs des stratifis sont prcises et gnralement importantes, contrairement aux primprgns. Ces derniers seront quasi-systmatiquement utiliss par deux pour viter des
dlaminages du cuivre et donc des courts-circuits. Enfin, les proprits lectriques du
dilectrique que sont la constance dilectrique (r) et le facteur de dissipation (tangente ),
sont donnes par les fabricants de matriaux. Elles dpendent de la composition chimique de
la rsine mais galement des taux de verre, de rsine et de charges prsents dans le matriau.
Couches de
cuivre externes
via
Via enterr
Couches de
cuivre Internes
Via traversant
Stratifi
Pr-imprgn
Pr-imprgn
figure 4 : Exemple dempilage [ELVIA 2004]
La liaison entres les couches se fait laide de via. Un via est un trou mtallis permettant
dinterconnecter des pistes situes sur des couches diffrentes. On peut trouver sur un circuit
imprim diffrents types de vias : les vias traversants qui, comme leur nom lindique
traversent, la carte dans son intgralit. Les vias enterrs relient les couches internes et les
vias semi enterrs relient les couches externes aux couches internes. Enfin, il y a les vias qui
30
permettent de relier les couches externes entres elles (ex : couche 1 avec couche 2). La figure
4 prsente le type de structure couramment utilis. Lempilage pour des raisons mcaniques
doit tre quilibr.
Lensemble des lments qui constitue un circuit, notamment les pistes et les vias, sont
rgis par des normes [NFC 93-713] [IPC-A-600]. Pour une classe donne, la norme dfinit
une largeur minimum de conducteur, lespacement minimum que lon peut avoir entre deux
conducteurs, mais aussi le diamtre des pastilles ainsi que le diamtre du trou qui peut
traverser cette pastille.
I.3. Evolution de la complexit des cartes
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La miniaturisation et laugmentation des performances sont les tendances principales dans

lvolution des cartes lectroniques. Les densits de points au dm2 releves sur les cartes
taient de 5000 en 2006, 7700 en 2007 et de plus de 8300 en 2008. La densit prvue en
suivant ces tendances est de 12000 points au dm2 ds 2011. Cela va entraner une
augmentation des couplages au sein des circuits imprims et avoir des consquences directes
sur lintgrit des signaux.
La taille des circuits imprims fait partie des contraintes de conception, il nest donc pas
possible de la modifier pour diminuer la densit. On pourrait cependant accrotre la surface en
augmentant le nombre de couches, mais une standardisation des paisseurs de cartes 1,6mm
nous contraint un maximum de 12 couches.
Une autre solution est dimplmenter des pistes de plus en plus troites. Aujourdhui la
gravure standard mise en uvre est de 120 m (classe 6), certaines cartes utilisent des
gravures de 100 m et mme 75 m. Toutefois, ces largeurs de conducteurs sont encore trop
importantes au vu des volutions futures. Des projets europens sont aujourdhui en cours et
tentent de qualifier lutilisation de gravures de pistes infrieures (50 m / 25 m /15 m).
La miniaturisation des cartes impose galement dutiliser des composants plus petits,
entranant la rduction des carts entres les broches. En quelques annes, on observe une
diminution importante du pas, de 1,27 mm 0,4 mm, augmentant sensiblement la densit
dinterconnexion. En comparant les circuits intgrs reprogrammables (FPGA) proposs par
lindustriel Actel pour lanne 2009, on peut quantifier limpact de cette volution en terme
de densit.
Composant
FG144
CS289
CS196
UC36
Taille
(mm)
13 x 13
14 x14
8x8
3x3
Epaisseur
(mm)
1,45
1,2
1,11
0,8
Pas
(mm)
1
0,8
0,5
0,4
Nombre pins
144
289
196
36
Densit
pin/cm2
100
147
306
400
tableau 1 : Densit de pin au cm2 en fonction du pas des composants
Le tableau 1 montre bien laugmentation de la densit au niveau des composants et

exprime la difficult et mme limpossibilit de router lensemble des signaux issus des
broches du composant sur le circuit imprim. En effet, aujourdhui nous utilisons des largeurs
de pistes et des isolements de 120 m, et les pastilles de micro-via mesurent 350 m de
diamtre. Le tableau suivant (tableau 2) prsente, en fonction du pas utilis, les pastilles et les
31
gravures quil sera ncessaire de mettre en uvre pour extraire du composant lensemble des
signaux sur le PCB.
via=350m
Piste/isol=120m
via=300m
Piste/isol=120m
via=250m
Piste/isol=100m
via=200m
Piste/isol=75m
via=200m
Piste/isol=50m
0,4mm
0,5mm
0,8mm
(1 )
1mm
(2 )
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tableau 2 : Faisabilit du routage dun composant avec des technologies connues
Les tests ont montr pour le cas (1) quil serait possible de router un composant bille
(BGA) au pas de 0,5 mais difficilement et pour une matrice nexcdant pas 150 broches. Audel on se retrouverait automatiquement bloqu. Pour le cas (2), on ne pourra router le
composant que pour un maximum de 5 ranges. Si la matrice du composant est pleine, il sera
galement impossible de le router dans sa totalit. Cela impose donc de rduire encore la
gravure de la piste, mais galement dvoluer sur les sorties de composants (pin-escape, via).
Aujourdhui, avec des technologies de via plus volues telles que les vias in pad ainsi
que les stacked via on pourrait faciliter le routage de ces nouveaux composants et
liminer les limitations rencontres avec des technologies plus classiques. Diffrents projets
tentent de qualifier ces nouveaux vias qui permettraient de descendre directement dans les
couches internes la sortie du composant et rduiraient le nombre de connexions dans les
couches externes (figure 5).
figure 5 : via standard vs via stack
32
tel-00505781, version 1 - 26 Jul 2010
La miniaturisation des produits complexifie le placement de lensemble des composants

sur le circuit imprim. Les cartes actuelles embarquent classiquement prs de 1500
composants, le maximum atteint en 2007 tait de 4000. Il est noter que la majorit des
composants sont des passifs (80 %). Ce nombre important de passif est principalement d aux
condensateurs ncessaires pour le dcouplage des composants. La technologie des passifs
volue rapidement, les boitiers 0402 sont couramment utiliss, les tendances mneront
utiliser des botiers 0201 et 01005 (figure 6).
figure 6 : Reprsentation des passifs sur PCB (taille relle) et quivalence graphique
Dautre part, les alimentations des cartes sont de plus en plus complexes mettre en
uvre en raison du nombre de potentiels ncessaires. Il est aujourdhui courant de trouver sur
une carte plus de six potentiels diffrents (12 V / 3,3 V / 2,5 V / 1,5 V / 1,2 V / 1 V / ), avec
des niveaux de tensions qui diminuent et les courants qui augmentent. Ces volutions
ncessitent dimplanter un nombre consquent de condensateurs de dcouplage pour avoir des
niveaux de tension stables. Pour palier ce problme, les industriels tudient la possibilit
denterrer les composants passifs et les composants actifs.
Laugmentation du nombre de sources de tension implique galement des difficults pour
la rpartition des niveaux de tension sur les couches dalimentation. Aujourdhui, il est
devenu incontournable de faire cohabiter plusieurs potentiels sur une mme couche, ce qui
entrane des ruptures dans les plans de rfrence.
Ces dernires annes, les frquences sont passes de 100MHz (DDR) 400MHz (DDR2)
sur les bus synchrones 16 32 bits. Dici peu, les cartes intgreront des technologies de bus
800MHz (DDR3). Les liaisons sries rapides sont apparues depuis peu sur les cartes avec des
frquences de 1,25 Gb/s et 6,375 Gb/s. Les technologies les plus rapides utilises ont donc vu
la dure des fronts diminuer de la nanoseconde 350 picosecondes en quelques annes.
Enfin, un problme majeur dans la conception et la mise au point des cartes lectroniques
est la suppression de laccessibilit aux signaux. La mise en place dun point de mesure sur
une interconnexion contribue augmenter la densit des circuits imprims tout en dgradant
lintgrit du signal rendu accessible. Il nest pas imaginable de rendre accessibles les 1500
signaux prsents au sein des couches de lempilage.
Lensemble de ces volutions rend la conception des cartes lectroniques de plus en plus
complexe, et provoquent une apparition croissante des phnomnes dintgrit de signal. Il est
donc ncessaire, pour limiter les cots de production, de mettre en place des mthodologies de
33
travail et dintgrer lutilisation doutils de simulation de faon systmatique au cours de la

conception.
Lobjectif est de pouvoir anticiper lapparition des perturbations avant la production dun
circuit imprim, mais aussi de pouvoir valuer rapidement limpact quauront ces ruptures
technologiques sur les futures cartes. Pour cela, lutilisation des outils de conception assiste
par ordinateur est incontournable.
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I.4. Besoins de lindustrie

La demande de lindustrie est claire : avoir des cartes qui fonctionnent sans avoir recours
des prototypes intermdiaires. Pour cela, il est ncessaire de mettre en uvre un processus
de conception optimis, intgrant de nombreux contrles ainsi que des tapes de simulation
pour caractriser et corriger le cas chant lensemble des phnomnes dintgrit de signal. Il
faut galement mettre en place des indicateurs permettant de dfinir la criticit dun signal ou
dune carte et avoir des rgles de conception suivre pour limiter en amont lapparition
dventuels dysfonctionnements.
Les besoins en simulation sont donc incontournables, car les tendances montrent quil sera
bientt quasi impossible daccder aux signaux par la mesure. Lindustrie doit donc avoir des
outils de simulation intgrs au sein de leur processus de conception qui soient reprsentatifs
de ce que lon observe sur les cartes. Pour cela ils devront avoir des moyens de caractrisation
et de modlisation pour le PCB mais galement pour les buffers dentres/sorties des
composants afin de permettre une simulation prcise de lensemble dune carte.
Les outils, les indicateurs et les rgles de conception doivent permettre de traiter diffrents
phnomnes :
Rflexion :
-
Dfinir un empilage impdance contrle pour limiter les chos dans les lignes dus
une dsadaptation.
Dfinir les marges minimales et maximales acceptables pour une technologie donne.
Simuler une liaison en rflexion en pr et post routage, et dfinir ladaptation la plus
optimise tout en tenant compte des problmes dencombrement et de consommation.
Connatre limpact dun via et dun stub (point de mesure) sur une ligne en
fonction de sa longueur et des frquences mises en uvre.
Simuler des liaisons cartes cartes avec une modlisation adaptes des connecteurs.
Pouvoir apprhender les volutions technologiques futures et dfinir limpact que cela
aura sur les cartes venir.
Connatre les limitations engendres par les outils de simulation.
Diaphonie :
-
Simuler lensemble des interconnexions en pr et post routage pour apprhender les

disfonctionnements potentiels.
Avoir des rgles prcises pour optimiser le routage des diffrents signaux afin de
limiter les phnomnes de couplage.
Avoir une vision de lensemble des couplages qui pourront apparatre sur un circuit
imprim.
Dfinir les marges minimales et maximales acceptables pour une technologie donne.
Avoir une configuration optimise des outils pour limiter les temps de simulation.
34
Connatre les diffrents moyens pour rsoudre ou limiter les phnomnes de couplage.
Stabilit des alimentations :

-
Avoir des moyens de simulation permettant des tudes pr et post routage.

Dfinir les marges respecter pour le bon fonctionnement dune carte.
Pouvoir optimiser un rseau de dcouplage en limitant le nombre de condensateurs.
Pouvoir simuler limpact de commutations simultanes sur les tensions dalimentation
ainsi que sur lallure des signaux.
Le besoin industriel est important et va ncessiter, au-del des rgles de conception,

lutilisation doutils de simulation performants. Avant de prsenter les solutions de simulation
prsentes sur le march, il est ncessaire de comprendre les diffrents phnomnes quenglobe
lIntgrit de Signal.
tel-00505781, version 1 - 26 Jul 2010
II. LINTGRITE DE SIGNAL

II.1.Introduction
Les vitesses des signaux ne cessent daugmenter dans les systmes lectroniques. Or,
haute frquence, les chssis, les connecteurs et les pistes de cuivre des circuits imprims ont
tendance adopter un comportement similaire celui dune ligne de transmission avec, selon
les caractristiques, des impdances qui varient. Les conducteurs ne se comportent donc plus
comme des quipotentielles.
Par consquent, de plus en plus de circuits imprims rapides prsentent un certain nombre
d'anomalies telles que bruit, rsonance ou diaphonie, qui entranent la non-intgrit des
signaux.
Lintgrit de signal peut tre dcrite comme la gestion comportementale des signaux
logiques afin quils ne perturbent pas les fonctionnalits de la carte lectronique [ZAK 2001].
Cela revient tudier l'influence des lments passifs (pistes, botiers, connecteurs et cbles)
sur les systmes lectroniques rapides. En ce sens, les analyses dintgrit de signal sont
rapprocher des analyses de compatibilit lectromagntique (CEM) qui ont trait aux
interfrences radiolectriques entre systmes lectroniques. Ces deux approches sont
similaires. Cela fait environ 20 ans que les problmes d'intgrit des signaux commencent
tre pris en compte, tant au niveau des cartes que des systmes. Un des initiateurs de ce
concept est la socit Intel, qui a ressenti au dbut des annes 90 le besoin d'une telle analyse
dans le cadre des spcifications de ses bus de transmission de donnes.
La figure suivante (figure 7) prsente les principaux phnomnes qui altrent lintgrit du
signal sur les cartes lectroniques.
35
tel-00505781, version 1 - 26 Jul 2010
figure 7 : Principaux phnomnes dIntgrit de Signal
On retrouve sur cette figure les problmes de :

-
Rflexion, qui caractrise des lignes de transmission non adaptes, c'est--dire

prsentant une rupture d'impdance.
Diaphonie, qui est le couplage entre lignes conductrices proches ou parallles,
autrement dit l'induction de courant d'une ligne sur une autre.
Non stabilit des rseaux dalimentation. Le rseau dalimentation ne permet pas de
fournir un niveau de tension et de courant constant sur la gamme de frquence
ncessaire au bon fonctionnement des diffrents composants.
Dautres phnomnes apparaissent au sein des cartes comme les problmes de

commutations simultanes au sein dun bus qui engendre des perturbations dans les rseaux
dalimentation et donc sur lallure des signaux. De plus, du fait de laugmentation des vitesses
dhorloge les marges sur les timings diminuent considrablement. Cette diminution est
amplifie par les phnomnes dintgrit de signal qui dforment lallure des signaux et
engendrent des retards supplmentaires sur les lignes.
II.2.Immunit aux bruits
La notion de seuil de basculement et donc dimmunit aux bruits est importante quand on
parle dtude dintgrit de signal. En effet, la mise en place de nombreuses contraintes va se
baser sur ces paramtres.
Pour chaque technologie, une norme a t mise en place pour dfinir les niveaux de
tension des entres et sorties des circuits logiques, ces niveaux dfinissant les tats haut et bas
des signaux [ROBERT]. La figure 8 prsente la dfinition dune technologie 3,3 V de type
LVTTL (Low Voltage Transistor-Transistor Logic). Il est important en conception
lectronique de bien connatre ces paramtres lorsque lon connecte deux circuits ensemble.
Les niveaux des signaux mis doivent tre suffisamment importants pour atteindre les niveaux
36
de basculements du circuit rcepteur, mais aussi quils ne doivent pas tre trop importants
pour ne pas dgrader ou entraner un vieillissement prmatur du circuit.
tel-00505781, version 1 - 26 Jul 2010
figure 8 : Dtermination des seuils dans limmunit au bruit
En intgrit du signal, ces niveaux nous permettent de dfinir les limites que lon ne
souhaite pas dpasser pour assurer le bon fonctionnement du circuit.
II.3.Les phnomnes de rflexion
Une ligne de transmission est constitue dun ou plusieurs conducteurs acheminant un
signal lectrique, dune source (metteur) vers une charge (rcepteur). Si le signal achemin
rencontre une rupture dimpdance caractristique [SWANSON 2001] au long de la ligne de
transmission, une partie de celui-ci est rflchie vers lmetteur causant ainsi une dformation
de son allure. Les pistes sont donc considres comme des lignes de transmission.
II.3.1. Ligne de transmission
Une ligne de transmission est caractrise par son impdance caractristique, sa constante
d'affaiblissement (qui prcise les pertes dans la ligne) et la vitesse de propagation des signaux.
La vitesse de propagation dune onde lectromagntique est inversement proportionnelle
la constante dilectrique du milieu ambiant (Equation [1]). Le dlai de propagation dfini par
lquation [2] est linverse de la vitesse :
VP =
eff
[1]
1
[2]
VP
On se place ici dans lhypothse de propagation transverse lectromagntique (TEM) qui
nous permet de caractriser la ligne par ses paramtres liniques (figure 9). A basse
frquence, limpdance caractristique dune ligne de transmission est dfinie par lquation
[3] :
TP =
ZC =
R+ j L
G+ j C
[3]
37
O L et C sont respectivement l'inductance et la capacit par unit de longueur de la ligne,

R et G sont la rsistance et la conductance de pertes par unit de longueur. Lquation [4]
dfinit limpdance caractristique haute frquence o R et G sont ngligs :
Z0 =
L
C
[4]
R
G
figure 9 : Paramtres liniques RLCG dun tronon de la ligne
tel-00505781, version 1 - 26 Jul 2010
Sur les circuits imprims, on trouve principalement des lignes micro-ruban (microstrip) et
des lignes stripline. La figure ci-dessous reprsente ces deux types de ligne en 2D [LEROSE
2001].
Les lments gomtriques de la ligne de transmission prsents dans la figure 10
permettent de dfinir la valeur de limpdance caractristique.
W
t
H2
t
H
H1
(a)
(b)
figure 10 : Reprsentation gomtrique dune ligne micro-ruban et stripline
Limpdance caractristique dpend des paramtres physiques de la ligne :

-
La largeur du conducteur (W)

Lpaisseur du conducteur (t)
Lpaisseur du dilectrique (H)
La constante dilectrique (r)
Elle pourra tre dfinie laide dquations semi-empiriques [RITCHEY 2003].

Lquation [5] ci-dessous permet de calculer limpdance Z01 dune piste Microstrip enterre
comme prsente sur la figure 10-b.
Z 01 = (43.037 Ln
H
t
106.76
) + 5.048 +
W
W 1.09 r
[5]
Lquation [6] exprime limpdance Z02 dune piste Stripline asymtrique (figure 10-a).
On considre les plans de masse parfaits et ayant des dimensions transversales importantes
(>5H+W). Les rsultats auront une prcision de calcul plus ou moins 5 % et sont valides si
la gomtrie respecte : 127 m (5 mils) < W < 381 m (15 mils). Pour lquation [5], une
38
condition supplmentaire est ncessaire : le calcul est valide si lpaisseur du dilectrique au

dessus de la ligne mesure au minimum 127 m.
H2
1 H 2 + H 1 + t
1.9 2 H 2 + t
Z 02 = 80
Ln
0
.
8
W
+
t
[6]
Un calcul plus prcis peut tre rapidement obtenu laide dun solveur 2D. Ce dernier
permet dobtenir les valeurs des capacits et inductances liniques de la ligne et son
impdance caractristique.
II.3.2. Phnomnes de dsadaptation
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Comme nous lavons expliqu, le phnomne de rflexion apparat quand le signal, au

cours de son parcours, rencontre un changement brusque de la valeur dimpdance
caractristique.
En rgime impulsionnel, lamplitude du signal rflchi est dfinie par les quations [7] et
[8] :
Vrflchie = .Vincidente
=
Z1 Z 0
Z1 + Z 0
[7]
[8]
Avec coefficient de rflexion, o Z0 est la valeur de limpdance vue du point

dmission jusquau point de discontinuit dimpdance et Z1 la valeur de limpdance du
point de discontinuit jusquau rcepteur (voir figure 11).
figure 11 : Prsentation du phnomne de rflexion
Limpdance caractristique dune ligne dpend de sa gomtrie. Si cette dernire

rencontre une modification de gomtrie, un phnomne de rflexion apparatra.
Cette discontinuit de la ligne pourra tre due :
-
au passage par un via,

la modification de la largeur de la piste,
un changement de couche dans lempilage,
au passage dans un connecteur,
une rupture dans le plan de rfrence,
un stub (ligne multipoint / point de mesure).
Une dsadaptation dimpdance peut apparatre le long dune ligne de transmission mais
galement entre la source et la ligne ou entre la ligne et la charge. La dsadaptation engendre
une dformation du signal qui se caractrise par des dpassements et des oscillations (figure
12).
39
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Lovershoot a lieu lorsque le niveau du signal rflchi passe au-dessus de la valeur

correspondant au signal haut pour une logique positive, et inversement (0 V) pour une
logique ngative. Lundershoot a lieu lorsque le niveau du signal rflchi passe au-dessous de
la valeur correspondant au signal haut (VIH) pour une logique positive, et inversement (VIL)
pour une logique ngative.
figure 12 : Rflexion sur un signal numrique
Si lamplitude des oscillations est suffisamment importante, elle peut entraner un

basculement non dsir des entres du circuit logique et donc provoquer un fonctionnement
incorrect du circuit.
Il est donc ncessaire, dans la cration de cartes lectroniques numriques rapides trs
forte densit dintgration, de mettre en place des circuits imprims impdance contrle
[BOGATIN 2000]. Cela consiste garder limpdance dune ligne constante tout au long de
son trajet et assurer si besoin ladaptation une extrmit.
Mettre en place cette stratgie implique de suivre les trois rgles suivantes :
-
Utiliser une ligne de transmission uniforme.

Dfinir des rgles de routage prcises qui permettront de garder une topologie de ligne
et donc une impdance constante tout au long de linterconnexion.
Dfinir et placer des terminaisons de lignes pour adapter la ligne avec le driver ou le
rcepteur.
II.3.3. Terminaison de ligne
Une fois que les interconnexions ont une impdance dfinie et uniforme sur lensemble de
leurs parcours, il faut adapter la ligne avec limpdance interne du driver et/ou du rcepteur.
Lapparition dune dsadaptation en dbut et en fin de ligne peut engendrer des rebonds
importants sur le signal (voir figure 13).
Pour rsoudre ce problme, de nombreuses techniques dadaptation de dbut et de fin de
ligne ont t dfinies [ETHIRAJAN 1998]. Le tableau 3 prsente les diffrentes solutions de
terminaison.
40
Sans adaptation
Adaptation srie
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figure 13 : Exemple dun signal sans adaptation et avec une terminaison srie
Terminaisons
Srie
Z0= Rs + Rd
Z0
RS
Parallle
Valeurs des
passifs
Illustrations
Z0
Rp
Rp= Z0
Remarques
- Bonne marge de bruit
- Diminue la capacit
dentre
- Introduit des retards dans
la ligne (dgradation de tr)
- Engendre peu de retard sur
la ligne
- Entrane des
consommations importantes
Vcc
Rp
Thvenin
Z0
Rp= 2xZ0
- Idem terminaison parallle

- Meilleure symtrie
Rp= Z0
RpxC > 4xTp
- Dgradation importante
des fronts de commutations
Rp
Z0
AC
Rp
C
Diodes
- Ecrtage du signal
tableau 3 : Solutions de terminaison pour les interconnexions prsentant des dsadaptations
41
Ces diffrentes techniques de terminaison permettent de rsoudre la totalit des problmes

de dsadaptation entres les lignes et les composants. Cependant, les contraintes de place sur
les cartes ne permettent pas de multiplier indfiniment limplantation de composants passifs et
impose de faire des compromis sur ladaptation des signaux.
Pour rsoudre cela, les concepteurs de circuits intgrs embarquent de plus en plus ces
solutions de terminaison au sein des composants ; il est possible sur certains composants tels
que les FPGA de configurer les entres/sorties laide de terminaisons sries ou parallles.
Malgr cela, il reste encore des compromis faire car les systmes embarqus imposent des
produits trs basse consommation. Limplantation de solutions telles que la rsistance
parallle et le pont de Thvenin ne sont donc pas acceptables.
La matrise de limpdance des pistes et ladaptation des signaux sensibles sont
essentielles pour le bon fonctionnement dune carte et doivent tre mises en uvre au plus tt
dans la conception pour viter de nombreuses itrations.
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II.4.La diaphonie
Un signal qui se propage sur une ligne provoque des variations de tension et de courant
qui se rpercutent sur le champ lectrique et magntique proximit de la ligne. Ces
variations de champ induisent lapparition de courants et de tensions dans les lignes
adjacentes [BOGATIN 2003]. Le couplage par diaphonie (crosstalk) est donc un phnomne
parasite qui apparat lorsque les lignes sont proches. Les deux pistes mtalliques spares par
un dilectrique (figure 14) sont lies par une capacit (couplage capacitif) et par une
inductance mutuelle (couplage inductif). Lagresseur, dfini en rouge, perturbera la victime,
en bleu, chacune de ses commutations.
figure 14 : Reprsentation gomtrique et lectrique dun couplage
La prsence dune tension dans un conducteur en vis--vis avec un plan de masse cre un
champ lectrique. Un conducteur prsent proximit intercepte une partie des lignes de
champ, ce qui induit dans ce dernier un courant parasite. De mme, la circulation dun courant
dans le conducteur source cre un champ magntique. Un conducteur prsent proximit
intercepte une partie de ces lignes de champ, ce qui induit une tension sur la ligne.
La figure 15 modlise le couplage par diaphonie entre deux conducteurs.
42
Agresseur
Cm
Lm
Victime
figure 15 : Couplages entre deux conducteurs
Le courant inject sur le conducteur victime est dfini par la relation suivante ([9]) :
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I C1 = C m
dV1
dt
[9]
O IC1 reprsente le courant collect par le conducteur victime, Cm reprsente la capacit

de couplage entre le conducteur agresseur et le conducteur victime. Enfin, dV/dt reprsente la
variation temporelle de tension de la source V1.
La tension induite sur le conducteur victime est dfinie par la relation suivante ([10]) :
Vi = Lm
dI1
dt
[10]
O Vi reprsente la tension induite sur le conducteur victime, Lm reprsente linductance

mutuelle entre le conducteur agresseur et le conducteur victime. Enfin, dI/dt reprsente la
variation temporelle de courant de la source.
II.4.1. Diaphonie NEXT et FEXT
Le courant qui traverse la capacit de couplage parcourt le conducteur victime dans les
deux sens. Daprs la loi de Lenz, la tension induite aux bornes de linductance mutuelle
entrane la circulation dun courant qui parcourt le conducteur victime dans le sens inverse au
courant sur la ligne active. La diaphonie dont le courant retourne vers la source est nomme
par la suite NEXT (Near End crosstalk). Celle dont le courant parcourt la victime dans le
mme sens que le courant agresseur est appele FEXT (Far End crossatlk). Une tension
induite peut donc tre observe au dbut et la fin de la ligne victime (figure 16).
figure 16 : Diaphonie NEXT et FEXT [INTEL]

43
Dfinition des paramtres A (quation [11]), B (quation [12]) et TD (quation [13])

prsents dans la figure 16 :
A=
Vinput Lm Cm
+
C
4
L
TD = X LC
B=
Conditions :
[11]
- tr < 2TD (couplage rparti)

- Couplage faible
[12]
Vinput TD Lm Cm
2t r
C
L
[13]
A partir de ces lments il est facile de voir les paramtres sur lesquels il faut influer pour
diminuer les perturbations induites par diaphonie. En effet les amplitudes des tensions
parasites dpendent des tensions sources (Vinput), des capacits de couplage, des inductances
mutuelles, du temps de propagation (TD) ainsi que du temps de monte du signal source (tr).
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II.4.2. Diaphonie paire et impaire

Quand deux conducteurs sont coupls, le signal victime peut tre un tat identique ou
non avec celui de lagresseur aprs basculement. On retrouve quatre cas de figure
envisageables (figure 17) :
figure 17 : Quatre cas de diaphonie suivant les configurations de lignes. [CAIGNET 2005]
On parle de diaphonie paire (even) pour les cas c et d, ou impaire (odd) pour les cas a et b.
Les cas prpondrants tudier sont les a et b (odd), car une tension induite trop importante
sur la ligne victime peut entraner un dpassement du seuil de basculement et donc conduire
des fautes logiques. Il ne faut tout de mme pas ngliger les cas c et d qui peuvent introduire
des surtensions au sein du rcepteur et engendrer un vieillissement prmatur ou un claquage
de ce dernier.
II.4.3. Mthodes de rsolution

On peut dj citer quelques rgles permettant de limiter les effets de diaphonie en
modifiant limplmentation du PCB, ou les technologies de composants utilises :
Paramtres Gomtriques :
-
Augmenter lespacement entres les lignes ( : S).

Limiter la longueur des interconnexions de faon ce que les temps de propagation
soient infrieurs au temps de monte du signal.
Prfrer le routage orthogonal (en XY), pour les signaux se trouvant sur des couches
adjacentes, cela limitera les longueurs de couplage.
44
Sparer les interconnexions critiques par des lignes de garde qui doivent tre
rgulirement relies la masse [HUANG 2007]. Sans cette mise la masse, la ligne
de garde pourrait savrer inutile, voire mme amplifier et transmettre la victime la
perturbation gnre par le signal agresseur.
Limiter la longueur de couplage sur une mme couche ou sur deux couches
superposes.
Utiliser des plans de rfrence uniformes pour minimiser les cavits dans les plans et
avoir un courant de retour le plus direct possible [YU 2002].
Paramtres Technologiques :
-
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Prfrer les matriaux ayant une constante dilectrique faible et matrise, ce qui
permet dobtenir un temps de propagation moins important.
Utiliser des technologies dentres/sorties prsentant les niveaux de tension les plus
faibles possibles pour les signaux rapides peu sensibles.
Utiliser des technologies de composants, prsentant des temps de monte faible, ou
utiliser des rsistances sries pour augmenter ce temps de monte.
La thorie nous permet de quantifier simplement la tension induite lors dun couplage
entre deux lignes adaptes. Cependant, en ralit les interconnexions sur nos circuits ne
prsentent habituellement pas dadaptation avec les buffers dentre/sortie. Les rsistances
sries sont uniquement implantes sur des signaux rapides et trs critiques, mais dans la
plupart des cas la sortie se modlise simplement par la rsistance interne du buffer (10-30 ).
Les entres des buffers ne sont pas adaptes et se comportent comme des circuits haute
impdance. Les comportements des couplages FEXT et NEXT sont alors diffrents et ne
peuvent pas tre dfinis laide des quations analytiques 11 et 13. Gnralement ils sont
dtermins en utilisant des logiciels de simulation.
II.5.La stabilit des masses et des alimentations

II.5.1. Bruit induit dans les circuits dalimentation
Le circuit dalimentation source de courant et de tension est gnralement encombrant et
ne peut souvent pas tre directement connect aux transistors prsents au sein des circuits
intgrs. Les courants devront donc traverser des interconnexions, des plans dalimentations,
des fils de bondings avant dalimenter les transistors (figure 18). Tous ces lments prsentent
une rsistance et une inductance propre. Les courants traversant ces lments vont donc crer
des fluctuations de tensions larrive. Cette fluctuation de tension est donne par les
relations suivantes (quations [14] [15] [16] [17]) [SWAMINATHAN 2007] :
figure 18 : Reprsentation du rseau dalimentation

45
VL = L
dI
+ RI
dt
[14]
L = L ALIM + LMASSE Lmutuelle
[15]
R = R ALIM + RMASSE
[16]
V S = V0 V L
[17]
VL reprsente le saut de tension, L et R sont linductance et la rsistance globale de

lalimentation, et dI/dt reprsente la variation de courant au sein du circuit. V0 et VS sont
respectivement la tension dalimentation et de source.
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Les bruits dalimentation sont engendrs par lensemble des composants prsents dans les
rseaux dalimentation et ce, dans quatre plages de frquence comme le prsente la figure 19 :
figure 19 : Plages de frquence mises en jeu dans les bruits dalimentation [MUHTAROGLU 2004]
Les inductances internes aux composants affectent la fois les trs hautes et les hautes
frquences (>1 GHz), le botier du composant aura un effet sur les moyennes et hautes
frquences (10 MHz-1 GHz). Enfin linductance des plans et des interconnexions ainsi que le
rgulateur vont affecter les moyennes et basses frquences (<1 MHz).
Ces fluctuations au niveau des tensions dalimentation et de masse peuvent gnrer des
dysfonctionnements sur lalimentation des circuits intgrs :
-
La diminution de la tension dalimentation au niveau du buffer peut ralentir sa

commutation et entraner des problmes sur les temps de commutation,
La dgradation du signal pourra galement introduire des erreurs de timing en sortie
des transistors,
La baisse de la tension peut aussi rduire la dynamique du signal, un niveau infrieur
du seuil de commutation, qui laisserait le buffer dans un tat indtermin,
Laugmentation de la tension risque dengendrer, si elle dpasse un certain niveau, le
vieillissement prmatur du composant voire sa destruction,
La fluctuation de tension peut tre induite sur un transistor voisin d une diaphonie
et/ou un bruit de commutation.
46
II.5.2. Impdance cible

Lvaluation des rseaux dalimentation ou Power Distribution Network (PDN) seffectue
aussi bien laide :
-
danalyses temporelles pour quantifier la valeur de la fluctuation de tension induite,

danalyses frquentielles pour observer les rsonances et antirsonances produites par
les capacits et inductances prsentes dans le rseau.
Ltude temporelle permet dobserver si la variation de tension respecte la contrainte

dondulation alors que ltude frquentielle est utilise pour dfinir le dcouplage implanter
pour obtenir un rseau dalimentation stable par rapport une contrainte dimpdance.
Limpdance cible du plan Z, dfinie par lquation [18], fixe la valeur maximale ne
pas dpasser en tenant compte du courant ncessaire lalimentation des composants (I)
ainsi que de la variation de la tension dalimentation (Vdd) autorise :
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Z cible =
Vdd Ondulation(%) Vdd

=
I
50% Imax
[18]
A laide de ce paramtre on peut donc analyser le comportement frquentiel de

limpdance du rseau dalimentation. Si limpdance du plan est suprieure limpdance
cible pour une frquence correspondant au fonctionnement du circuit, la tension
dalimentation aura une fluctuation suprieure londulation autorise.
II.5.3. Contraintes technologiques

Lvolution des contraintes technologiques rendent la mise en uvre des rseaux de
dcouplage de plus en plus complexe, comme le prsente le tableau 4.
Anne
1990
1993
1996
1999
2002
2005
Tension
(V)
5
3,3
2,5
1,8
1,2
1
Consommation
(W)
5
10
30
90
180
180
Courant
(A)
1
3
12
50
150
180
Zcible
(m-Ohms)
250
54
10
1,8
0,4
0,2
Frquence
(MHz)
16
66
200
600
1200
5000
tableau 4 : Contrainte technologique sur Zcible de 1990 2005
Ces contraintes rduisent fortement la valeur de limpdance cible et augmentent la plage

de frquence dcoupler.
II.5.4. Le rseau dalimentation

Plusieurs lments constituent un rseau dalimentation (figure 20). Tout dabord le
rgulateur de tension, puis aux frquences o limpdance du rgulateur devient suprieure
limpdance cible, il est ncessaire davoir une source pour maintenir le niveau de tension.
Pour cela on utilise des condensateurs de dcouplage :
- Les condensateurs rservoirs ncessaires pour les basses frquences sont placs juste
la sortie du rgulateur de tension (tantales / chimiques).
47
- Les condensateurs qui permettent de dcoupler les frquences entre 1 MHz et 1 GHz
(cramiques).
Enfin, pour les trs hautes frquences les plans font office de dcouplage. De nouvelles
technologies apparaissent aujourdhui, avec la mise en place de condensateurs de dcouplage
lintrieur du circuit intgr sur les broches dalimentation. Ces condensateurs permettent de
dcoupler les hautes et trs hautes frquences.
Impdance
(m
)
Impdance Cible
2 m
Frquence
(MHz)
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1kHz
1 Hz
Rgulateur
1 MHz
Condensateurs
1 GHz
Condensateurs
cramiques
Plans de masse et
dalimentation
rservoirs
LPF
Vdd
Vref
Gnd
figure 20 : Composants du rseau de dcouplage en fonction de la frquence [CADENCE 2006]
La figure 21 prsente un exemple dimpdance de plan, avant et aprs la mise en place des
condensateurs cramiques (1 nF / 10 nF / 100 nF).
figure 21 : Illustration dun plan avant (bleu) et aprs (rouge) la mise en place du rseau de dcouplage.
48
II.5.5. Optimisation du rseau dalimentation

La mise en place dun rseau dalimentation stable requiert de limiter au maximum
limpdance du plan dalimentation pour que ce dernier soit infrieur limpdance cible.
Pour cela, il faut que la tension respecte un niveau prcis de variation et donc quelle ne
rencontre pas dlments inductifs qui la ferait fluctuer des niveaux non-dsirs.
Ci-dessous une liste de rgles suivre pour limiter les variations de tension :
-
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Proscrire lutilisation dinterconnexions dans les rseaux dalimentation et prfrer

lutilisation de plans (Shape).
Utiliser des botiers de condensateurs les plus petits possible pour limiter les lments
parasites (ESL et ESR) ou composants spcifiques (ex : X2Y).
Limiter linductance cre par la liaison du condensateur aux plans Vdd et GND (voir
figure 22).
Placer les plans dalimentation et de masse le plus proche possible pour rduire la
boucle inductive.
Placer plusieurs condensateurs en parallle de faon rduire lESL et lESR.
figure 22 : Inductance induite en fonction de la liaison dun condensateur un plan [SMITH 1999]
La mise en uvre dun rseau devient de plus en plus complexe. En effet, les volutions
technologiques engendrent des niveaux de tension ne tolrant pratiquement plus de variation
et des plages de frquence dcoupler sont toujours plus grandes. Les fabricants proposent
aujourdhui les rseaux de dcouplages quil serait ncessaire dappliquer, mais cela va
lencontre des contraintes de lindustrie :
-
Le nombre de condensateurs implanter est physiquement impossible mettre en

uvre sur les cartes hautes densits car la place ne le permet pas.
Pour dcoupler lensemble des frquences, les constructeurs proposent un nombre
important de valeurs de condensateurs ; lindustrie essaye de limiter le nombre de
rfrences pour minimiser les cots de production.
La mise en uvre doutils de simulation est donc primordiale pour tudier le meilleur
compromis raliser sur nos circuits.
49
II.6.Les bruits de commutations simultanes

Un dernier point examiner sur les cartes rapides et complexes est linteraction entre
lIntgrit de Signal et lintgrit des alimentations, cest--dire les interfrences que lon peut
trouver entre le signal et lalimentation. On appelle ce phnomne Switching Simultaneous
Noises (SSN) ou Switching Simultaneous Output (SSO), qui est le bruit induit sur les
alimentations par des commutations simultanes dE/S. Des commutations simultanes vont
induire des chutes importantes des niveaux dalimentation et se rpercuter sur des signaux
utilisant ces mmes alimentations.
Ce phnomne est de plus en plus prsent sur les cartes du fait du nombre croissant
dentres/sorties sur les circuits intgrs. Les commutations simultanes engendrent
linstabilit des plans dalimentation et dgradent les niveaux de sorties des transistors :
commutations non souhaites et retards sur les lignes.
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II.6.1. Description du phnomne

Le phnomne de bruit dans les alimentations apparat du fait des inductances parasites
non ngligeables au sein des circuits, entranant des fluctuations dans le rseau dalimentation
[KATOPIS 1985] lors des commutations de courant.
La figure 23 reprsente un circuit avec ces inductances parasites ; les fils de bonding, les
pads de bonding, les pistes et les broches qui interfacent le composant avec le circuit imprim.
Il existe aussi une inductance induite par la liaison entre les broches dalimentation et les
plans.
figure 23 : Buffer de sortie Vdd et Vss fluctuent dus aux bruits de commutation [YUAN 2006]
Pendant le temps de commutation, une tension proportionnelle la variation de courant et

linductance est induite aux bornes de Ldd et Lss (cf. quation 14).
Lensemble des E/S dun circuit est connecte aux mmes alimentations. En consquence,
plus le nombre dE/S commutant est grand, plus limpact sur les alimentations, et donc sur les
signaux considrs comme victimes, est important.
50
II.6.2. Impact du phnomne sur lintgrit des alimentations et lintgrit du

signal
La figure 24 illustre bien limpact que peut avoir un bruit de masse sur lintgrit du
signal. Les sorties des transistors 1 et 2 sont silencieux , lun est ltat 1, lautre est
ltat 0. Le transistor 3 bascule ltat 0. Un courant est gnr par la dcharge du
condensateur quivalent (Ceq) et traverse linductance parasite de la masse. Il apparat alors
un saut de tension sur la masse qui se rpercute sur le signal en sortie du transistor 2.
En CEM, on dsigne cet effet par : couplage par impdance commune .
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3
Ceq
figure 24 : Basculement dun signal de sortie d un bruit de masse
II.6.3. Solutions mettre en uvre

Comme pour les alimentations, il est donc important de limiter lensemble des lments
inductifs parasites, et dutiliser des technologies ayant des commutations moins rapides. On
donne ci-dessous une liste des prcautions prendre pour limiter ce phnomne :
-
Optimiser le dcouplage des composants,

Limiter les boucles induites par la connexion du composant aux plans dalimentation,
Utiliser des composants ayant des botiers les moins inductifs possible (ex : Flip Chip),
Utiliser les technologies ayant un faible dI/dt o utiliser des rsistances sries pour le
limiter,
Pour les composants programmables, limiter le nombre de signaux commutant
simultanment dans une mme zone o introduire un dphasage entre ces signaux,
Pour les composants programmables, dfinir toutes les E/S non utilises en tant que
masse ou Alim : rduction de linductance parasite,
Prfrer lutilisation de composants embarquant des capacits de dcouplage en
interne, cela permet galement de limiter les courants de fuite.
51
II.7.Analyse des timings

Limpact des rflexions, diaphonies et bruit dans les alimentations perturbent les
informations numriques transitant sur les interconnexions. Si la forme du signal est
importante prendre en compte, les relations temporelles respecter entres les signaux et
lhorloge qui les chantillonne le sont aussi. [ELDUN 2007]
II.7.1. Principe
Le principe dune interface numrique est de transmettre une donne stocke dans le
composant driver et que la donne chantillonne par le rcepteur soit identique. Pour cela, il
faut que la donne soit dans un tat 1 ou 0 stable lchantillonnage.
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Si la donne et lhorloge viennent changer dtat au mme moment, le systme devient

mtastable et on se retrouve dans un tat indtermin. En effet, lnergie ncessaire au
basculement de lhorloge est rquisitionne par le changement dtat de la donne. Pour viter
ces phnomnes de mtastabilit, les constructeurs de circuit intgr dfinissent des
contraintes de temps.
Il faut donc prendre en compte les temps de propagation mis en jeu par les
interconnexions et par les composants. Une fois ces paramtres pris en compte, on peut
dfinir la fentre de temps dans laquelle les donnes doivent tre stables puis dfinir les
contraintes de longueur des pistes afin de respecter les cadencements.
II.7.2. Les dlais de transmission

La figure 25 illustre les diffrents dlais lors dune communication numrique. Chaque
lment constituant le chemin lectrique dune donne introduit un dlai dans la
transmission :
-
Les temps de commutation des portes,

Les temps de transit dans la puce,
Le retard associ au buffer de sortie,
Le retard d aux lments parasites (Botier, Broche, ),
Le temps de propagation sur le PCB.
figure 25 : Dlais associs au chemin lectrique dun signal

52
II.7.3. Les temps de Setup et Hold
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Pour viter les problmes de mtastabilit et/ou dtat indtermin, les constructeurs de
circuits imposent des contraintes de timing. Le temps dtablissement de la donne (Setup)
dfinit le moment partir duquel la donne doit tre prsente sur la bascule avant
lchantillonnage par lhorloge. Le temps de maintien (Hold) dfinit le temps au cours duquel
la donne doit rester stable aprs lchantillonnage de lhorloge. Pour tudier le respect de ces
contraintes de temps, il faut comparer le temps de transit de lhorloge par rapport la donne
(figure 26).
figure 26 : Transmission numrique
La figure 26 reprsente une transmission numrique et les temps mis en jeu dans ltude
des Setup et Hold : la variation de la phase de lhorloge (Tskew), le temps de propagation du
Buffer (Tclkq), le temps de propagation sur le PCB de la donne (Tpd) et de lhorloge (Tc2).
La donne doit tre prsente avant lhorloge pour viter la mtastabilit la violation du
temps de Setup. Si le temps de propagation de la donne est infrieur au dlai introduit sur
lhorloge, la donne est chantillonne sur le mme cycle dhorloge qui la gnr : violation
du Hold. Contrairement la violation du Setup qui peut tre rsolue par une modification de
la frquence de fonctionnement, la violation de Hold impose de modifier le placement et/ou le
routage. La figure 27 permet dobserver limpact des diffrents dlais sur ces marges.
figure 27 : Marges de Setup et de Hold
53
Laugmentation des frquences dans les transmissions numriques rend de plus en plus
critiques les budgets de temps. Pour assurer le respect des contraintes de temps, il est
ncessaire de calculer les marges de Setup et de Hold dune interface. Ces marges permettent
de dfinir les longueurs minimales et maximales des interconnexions.
II.8.Liens sries rapides

Aujourdhui lintgrit de signal fait face de nouveaux challenges avec lapparition des
liens sries rapides sur les cartes lectroniques. Ce type de liaison prsente des
fonctionnements plusieurs gigabits par seconde et ncessite de mettre en uvre des moyens
supplmentaires dtudes et de simulations pour pouvoir analyser leur comportement.
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La figure 28 compare cette nouvelle architecture (SERDES) une architecture parallle.
figure 28 : Comparaison liaison parallle et srie
Les vitesses introduites par ces les liens sries rapides (2.5 Gb/s ; 12 Gb/s) amplifient les
phnomnes dcrits auparavant et demandent la mise en place danalyses supplmentaires
comme ltude de la variation de la phase du signal (Jitter). La qualit de la liaison svalue
laide du diagramme de lil (figure 29).
figure 29 : Diagramme de lil dune liaison srie Mesures V et t
54
La plupart des protocoles de liaison rapide dfinissent une contrainte douverture de lil
respecter (masque). De plus, la transmission est qualifie par son taux derreur bit et/ou
interfrence inter-symbole.
Lensemble des lments parasites (botiers / vias / stubs / dsadaptation dimpdance)
produisent des distorsions trs importantes qui dgradent louverture de lil.
A ces frquences de fonctionnement, les interconnexions sont trs sensibles leffet de
peau et aux pertes dans le dilectrique. Si linterconnexion prsente des longueurs importantes
(>50 cm) louverture de lil obtenu est trs faible et ce mme si les lignes sont implantes de
faon optimum. Ces nouveaux buffers intgrent donc, pour palier ces distorsions, des
fonctions de praccentuation et dgalisation en mission et rception.
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II.9. Conclusion partielle

Lvolution de llectronique a entran une rupture dans la mise en uvre des circuits
HDI. Les signaux de plus en plus rapides deviennent trs sensibles leur environnement mais
galement rayonnent davantage.
Il est aujourdhui ncessaire de contrler limpdance des interconnexions avec une
dfinition dempilage prcise, mais galement de dfinir les adaptations pour viter les
phnomnes de rflexion entre les buffers et les lignes. Il faut en outre, au sein de ces circuits
de plus en plus denses, dfinir des isolements importants pour viter les phnomnes de
couplage. Enfin, les potentiels ncessaires lalimentation trs basse tension des composants
se multiplient. Cela complexifie les dcouplages et demande de plus en plus de condensateurs
sur des cartes o la surface diminue constamment.
Au vu de ces volutions, la mise en place de contraintes la fois physiques et lectriques
est devenue une tape obligatoire et doit tre effectue ds la dfinition de larchitecture.
Les pistes deviennent tous critiques et sont souvent plusieurs milliers sur les cartes.
Ltude empirique est aujourdhui devenue impossible. Les ingnieurs ont besoin de moyens
de simulation leur permettant de contraindre leur routage et de simuler lensemble des
phnomnes (Rflexion/Diaphonie/Stabilit alimentation).
III. LES OUTILS DE CONCEPTIONS ASSIST PAR ORDINATEUR (CAO)

III.1. Introduction
Les outils de conception assiste par ordinateur ddis llectronique sont apparus au
milieu des annes 1970, lorsque des dveloppeurs ont commenc automatiser la conception
de leurs cartes lectroniques. Cest en 1981 que la CAO devient industrielle la suite de la
publication du livre Introduction au systme VLSI [MEAD 1979] qui a permis de mettre
en place des outils pouvant amener raliser des circuits intgrs cent fois plus complexes en
facilitant le travail des concepteurs. La conception tait galement plus sre, car ces outils
permettaient de simuler le comportement lectronique dun circuit avant sa fabrication.
Aujourdhui, en raison de la complexit des systmes concevoir, lutilisation des outils
de CAO est obligatoire dans lindustrie lectronique. Chacune des phases de conception a un
outil associ, de la cration dun circuit intgr la gnration des fichiers de fabrication dun
circuit imprim. Les tapes intermdiaires sont la mise en place du schma lectrique, la
dfinition de lempilage du circuit imprim, le placement des composants sur la carte, et le
routage des interconnexions. Depuis quelques annes, les dveloppeurs de suites logicielles
mettent en uvre des outils de plus en plus performants permettant de simuler lensemble des
55
phnomnes dIntgrit de Signal. Cette tape est indispensable avant lenvoi en production
dune carte lectronique.
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Dsormais, une suite logicielle de C.A.O. se prsente dans un environnement intgr

(figure 30). En effet, elle soriente vers une fonction de suivi et dassistance avec la mise en
uvre de processus permettant de nombreuses passerelles entres les diffrents outils
ncessaires la conception.
Ce type de structure permet de mettre en uvre des protocoles de conception multiples.
Cependant, les diffrents distributeurs proposent gnralement un processus propre leur
suite logicielle.
figure 30 : Environnement CAO en conception lectronique
Les outils permettent de dfinir des contraintes ds la mise en place du schma. Il devient
effectivement possible dassocier rapidement aux signaux des contraintes de temps, de
topologie, mais galement de leur associer des marges lectriques quils doivent respecter
pour viter la non-intgrit. Lensemble de ces contraintes est conserv et transmis tout au
long du processus. Des simulations et des modifications de ces paramtres peuvent tre
effectues chaque tape, permettant par exemple dajuster les contraintes aprs lvolution
de spcifications ou encore aprs la modification du placement dans la phase physique. Ainsi,
lensemble des tapes du processus doit suivre ces recommandations qui influent surtout sur
la phase de routage. Il est galement possible de mettre en place des routages automatiques et
manuels sous contraintes.
III.2. Intgration de la simulation dintgrit de signal dans la conception

III.2.1. Introduction
Il y a encore quelques annes, il tait ais de dfinir les zones et les signaux critiques
simuler avant de lancer le produit en production, car ils taient peu nombreux. On tudiait
simplement les horloges et quelques signaux de reset. Aujourdhui, avec laugmentation des
frquences et des technologies (mmoires DDR2, signaux diffrentiels rapides) une grande
partie des signaux devient critique.
Les outils doivent tre capables de modliser les lments prsents sur une carte ayant un
impact sur lintgrit du signal. La qualit des rsultats dpend du degr de prcision de
loutil. Aujourdhui, les outils permettent de modliser tout type dinterconnexion (lignes,
56
vias, ) en prenant en compte lensemble des paramtres physiques et gomtriques (plan

dalimentation/dilectrique/). Ils utilisent aussi des modles comportementaux pour
caractriser les composants actifs. Sans modle de composant passif et actif, les rsultats
seraient sommaires et peu reprsentatifs de la ralit. La validit des simulations est donc
tributaire de la qualit des modles.
III.2.2. Description du processus de conception
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La figure 31 prsente un processus devenu classique dans les tudes dIntgrit de Signal.
Le processus initial est reprsent en bleu et la partie simulation y est associe en vert.
figure 31 : Description dun processus de conception classique

57
Le rle dun simulateur est de proposer des solutions pour suivre la conception, depuis la
mise en place du schma lectrique jusqu lenvoi en production. Les outils actuels
permettent deffectuer des simulations pr et post-routage et de dfinir des contraintes pour
dcrire les caractristiques gomtriques des pistes.
Les contraintes peuvent tre modifies au fur et mesure de la conception et servent
dindicateur au moment de limplantation du circuit imprim. A tout moment loutil peut
indiquer si la contrainte est respecte ou non. Enfin, des simulations post-routage permettent
de simuler lensemble de la carte, pour vrifier que les signaux sont intgres et quils
respectent les marges de bruit.
III.3. Les diffrents outils de simulation
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III.3.1. Les simulateurs SPICE

Les simulateurs bass sur le noyau SPICE (Simulation Program with Integrated Circuit
Emphasis) sont souvent la base de lensemble des outils dIntgrit de Signal disponibles sur
le march. Cest un simulateur lectrique classique qui permet lanalyse statique et transitoire
des circuits non linaires ainsi que lanalyse frquentielle des circuits linaires. Les circuits
peuvent
tre
composs
de
nombreux
lments
(sources/passifs/lignes
de
transmission/dispositif actifs) et sont donc adapts au contexte de llectronique numrique.
Les dveloppeurs CAO ont en gnral leur propre moteur de simulation, mais ces derniers
sont quasi systmatiquement de type SPICE.
Une fois les lments liniques (RLCG) des interconnexions caractrises, les pistes sont
modlises sous Spice. Des simulations peuvent alors tre effectues en temporelle,
frquentielle, etc. Les lments liniques des pistes sont issus, en phase amont (pr-routage),
de bibliothques de lignes et de via, et permettent la mise en uvre de simulations avant la
ralisation physique de la carte. Quand on dispose dun routage partiel ou complet du circuit,
les paramtres RLCG issus de solveurs lectromagntiques sont reprsentatifs des pistes
routes sur le PCB. De cette faon il est possible de simuler le comportement des
interconnexions qui transiteront sur la carte avant son envoi en production.
III.3.2. Les simulateurs Electromagntiques

Ce type de simulateur est indispensable ltude de nos cartes. Ils permettent la rsolution
dquations complexes (Maxwell) laide de mthodes numriques. On peut avec ces
solveurs obtenir les lments RLCG et les paramtres de couplage ncessaires ltude du
comportement des lignes. Les donnes dentre de ces calculateurs sont les paramtres
gomtriques de lempilage (rpartition des couches/paisseur des cuivres des
dilectriques/permittivit/) et des interconnexions (paisseur/largeur/ taille de via/ ...).
Le march propose un nombre important de produits. Le choix est difficile, car la
prcision des rsultats dpend de la mthode utilise. Dans ce type de simulation la prcision
entrane des temps de simulation importants. Il faut alors trouver des compromis selon ce que
lon souhaite tudier.
Si on classe les simulateurs en trois catgories, on trouve :
58
- Les simulateurs 2 dimensions qui ont des temps de calcul rapides en faisant
lhypothse du mode de propagation TEM pour la troisime dimension. Ces simulateurs sont
adapts pour ltude de signaux cadencs des frquences allant jusqu la centaine de MHz.
(Ex :Maxwell 2D, TNT-MMTL).
- Les solutions 2.5D qui, la diffrence du 2D, tiennent compte des discontinuits dans
les lignes de la forme relle des plans dalimentation. Les temps de simulations sont plus
importants mais permettent de faire des analyses prcises sur les bus de mmoire trs rapides
(DDR2/DDR3) jusqu 1GHz. (Ex : Allegro PCB SI de Cadence).
- Enfin, on retrouve les simulateurs 3D qui vont rsoudre des structures complexes comme
par exemple, les vias, les botiers ou encore les connecteurs. Ces simulations demandent des
puissances de calcul importantes et engendrent des temps trs importants de simulation. Ce
degr danalyse est intressant dans le traitement de liens sries rapides commutant
plusieurs Gigabit par seconde. (Ex : Maxwell 3D).
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III.3.3. Les simulateurs pr et post-routage

Les outils prsents prcdemment sont utiliss lors dtudes pr et/ou post-routage. Ils
permettent la mise en uvre de nombreuses contraintes gomtriques et lectriques pour
contrler et simuler les diffrentes interconnexions durant la phase de placement routage. Les
simulations pr-routage permettent une premire validation des contraintes qui, considres
comme pertinentes, dfinissent les rgles suivre pour lensemble de limplantation du PCB.
Ces rgles sont multiples : dfinition de lempilage, assignation des signaux une couche,
leur longueur, largeur ainsi que leur topologie.
Lorsque les interconnexions sont routes sur le PCB, Il est possible deffectuer des
simulations post-routage qui vont, laide des solveurs, extraire lensemble des paramtres
RLCG des lignes, des plans et des diffrents couplages.
Il est ensuite ncessaire dassocier les modles de composants passifs et actifs. Les
lments passifs sont dfinis par leurs lments propres et parasites contrairement aux
composants actifs qui prsentent des modles comportementaux associs aux lments
parasites des broches et du botier du composant.
Une fois ces informations rassembles, il est possible danalyser la totalit des
interconnexions. Les liaisons entres les diffrents outils permettent, en cas de rsultats ne
satisfaisant pas les contraintes initialement prvues, dextraire la topologie de la ligne route.
Il est alors possible de simuler cette topologie en modifiant les paramtres gomtriques et/ou
en y associant des terminaisons. Une fois les perturbations limines, la topologie est dfinie
sous forme de contrainte et sert dindicateur la mise en uvre des modifications apporter
au routage de faon assurer lintgrit des signaux.
III.4. Modles de simulation

Le modle des composants actifs est un des lments les plus critiques dans le processus
de simulation dune carte lectronique. Le modle dentre qui va exciter la ligne est donc un
paramtre crucial, aspect qui a t compris par les constructeurs de Circuits intgrs.
De part la criticit des modles SPICE en terme de confidentialit, de nouveaux modles
IBIS ne comportant aucune information spcifique du constructeur et prsentant de
bonnes performances (rapidit danalyse) ont t mis en uvre. Cest ce type de modle que
nous allons utiliser pour nos simulations.
59
III.4.1. Modles SPICE

Les modles SPICE sont des fichiers de description physique des semi-conducteurs qui
permettent de reprsenter le buffer sous forme nodale. Ils caractrisent le comportement dun
composant en continu, en frquentiel et en transitoire.
Le modle se compose de composants ou lments relis par des quipotentielles ou
nuds correspondant au rseau des connexions internes du composant. Sont galement
incluses dans ce type de modlisation, les informations sur la commutation des buffers ainsi
que la description du botier. Le modle permet de simuler le composant dans le meilleur des
cas (best), dans des conditions optimales (typical) ou dans le pire des cas (worst).
Toutefois, les temps de simulations sont importants, de plus ils posent des problmes de
proprit intellectuelle. En effet, un modle SPICE dcrit la totalit de larchitecture du
composant, or le distributeur ne souhaite pas partager ses connaissances. Ces points furent les
lments dclencheurs de la mise en uvre de nouveaux modles.
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III.4.2. Modles IBIS

Le modle IBIS (I/O Buffer Information Specification) dcrit les caractristiques
comportementales des composants actifs sans donner dinformations sur la composition
interne du composant. Le premier modle a t initi par la socit Intel en 1993. Le fichier
est compos principalement de courbes tension-courant V/I et tension-temps V/T dfinissant
le comportement du buffer. Les courbes V/I permettent de caractriser les buffers de sortie et
les diodes dcrtage dans le domaine statique. Le comportement dynamique est dcrit par les
valeurs des temps de commutation (rise time / fall time). Comme pour le modle SPICE, on
retrouve dans ce modle les lments parasites (RLC) correspondant au botier et la broche
du composant. Pour chaque grandeur, on dispose galement de trois valeurs dfinies ici par
Slow, Typical et Fast.
Diodes dcrtage
VCC
Parasites de broche
Power Clamp
Pull Up
dV
dt
Lpkg
Pull Down
Rpkg
Cpkg
Ground Clamp
figure 32 : Modle dune broche de sortie

Diodes dcrtage
Parasites de broche
Power Clamp
Lpkg
Rpkg
C
Ground Clamp
Cpkg
figure 33 : Modle dune broche dentre
60
Il sagit donc dun fichier dcrivant le composant uniquement au travers de ses modles
de broches. Ces dernires sont toutes modlises selon le mme modle lectrique. La figure
32 et la figure 33 prsentent les modles des broches de sortie et dentre.
-
Pull Up et Pull Down sont les transistors des buffers de sortie.

Les diodes d'crtage reprsentent la protection aux dcharges lectrostatiques (ESD)
des buffers dentres/sorties.
C est la capacit dentre de la broche dans le botier.
Les composants parasites sont les caractristiques du botier.
Le fichier IBIS se structure en trois parties :
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Identification du composant modlis.

Description du composant (au travers de ses broches et des modles associs).
Description de chaque modle de broche cit, avec les tables V/I correspondantes.
Le modle IBIS prsente donc des informations permettant de dcrire le comportement

complet des entres/sorties des composants, sans pour autant contenir des informations
sensibles. De plus il permet de mettre en uvre des simulations rapides et compatibles avec
les simulateurs actuels. Enfin, contrairement aux modles SPICE, leur structure non
confidentielle favorise leur distribution par les constructeurs.
III.4.3. Modles HSPICE

Les cartes actuelles embarquent de plus en plus de liens sries rapides. Ces nouvelles
technologies complexes ncessitent des moyens de modlisation avancs. La qualit de
transmission des liens sries est qualifie par son taux dinterfrence inter-symbole. Il est
donc ncessaire pour valuer la transmission dexciter les lignes avec des squences de bits
alatoires importantes. La plupart des modles ne permettent pas ce type de simulation. Donc
des macro-modles ont t mis en uvre pour les applications multi-gigabit.
Le modle HSPICE est la rfrence dans ce domaine. Ces modles sont, comme leur nom
lindique, de type SPICE et sont crypts pour viter les problmes de confidentialit. Ils
permettent de mettre en uvre des simulations complexes et de paramtrer les fonctions de
praccentuation et dgalisation interne ces buffers.
III.5. Conclusion
La CAO a volu pour offrir des solutions compltes doutils permettant de traiter les
phnomnes dintgrit de Signal. La prsente tude sappuie sur les logiciels de la suite
Cadence. Ces outils sont mis en uvre pour caractriser lensemble dun systme et associent
chaque lment un modle de simulation :
-
Modlisation des interconnexions, vias, plans,

Modlisation des composants actifs et passifs.
Lutilisation de ces outils ncessite donc dune part de matriser les caractristiques
gomtriques des circuits imprimes, et dautre part davoir des modles de composant bien
adapts et correctement renseigns. Ainsi, il est capital davoir une gestion rigoureuse des
modles de composants fournis par les constructeurs. Ces modles doivent tre valids et mis
disposition du concepteur ds la mise en place de la schmatique. Dans ce but, la gestion
dune bibliothque associant le modle de simulation la rfrence du composant nous
semble indispensable.
61
La validit et la prcision des rsultats obtenus en simulation dpendent fortement de la

configuration et des paramtres dfinis. La validation des rsultats demande de comprendre le
fonctionnement des outils et danalyser les mthodes utilises dans la caractrisation des
systmes tudis. Le paramtrage fin doit tre adapt la complexit du circuit tudi. Nous
allons donc vrifier que ces outils sont adapts la simulation de cartes prsentant une forte
densit dintgration et que les rsultats de simulations sont reprsentatifs de ce que lon
obtient laide de mesures sur le cuivre.
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La mise en place de ces analyses et de ces mesures a ncessit la dfinition, ltude et la

ralisation dun vhicule de test que nous allons maintenant dtailler.
62
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Chapitre II : Dmonstrateurs de Test
CHAPITRE II
DMONSTRATEURS DE TEST
63
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64
I. INTRODUCTION
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Les contraintes de densit et la complexit des cartes ralises aujourdhui ne nous

permettent pas de raliser des tudes a posteriori sur lallure des signaux temporels vhiculs.
Dans ces conditions, il est impossible de valider nos mthodologies dtude et de simulation, il
en est de mme pour la validation doutils dintgrit de signal utiliss pour le contrle de nos
circuits. La mise en uvre dun vhicule de test (VT) est donc capitale et nous permettra
davoir un retour sur exprience et dvoluer dans nos rgles et mthodologies de conception.
Une premire tude a tout de mme t possible avec la mise disposition du cuivre nu
dun produit conu dans le service. Ce dernier ne permet pas de valider les outils de simulation
ou dtudier nos signaux temporels, mais il rend possible ltude des impdances
caractristiques. Cette carte, dcrite par la suite, permet donc dtudier le respect des tolrances
du constructeur dans la fabrication du circuit imprim et limpact dun routage haute densit
dinterconnexions sur la valeur de limpdance caractristique des pistes.
Une premire partie dcrira larchitecture et les motifs de tests qui ont t implants sur le
Vhicule de Test. La deuxime partie sintressera brivement au produit utilis comme
support ltude des impdances caractristiques.
II. TUDE SUR VHICULE DE TEST

Le VT nous sert valuer les diffrents outils et modles de simulation et juger sils sont
adapts ltude des circuits haute densit dinterconnexions. Pour rpondre cela il est
essentiel que le dmonstrateur soit reprsentatif des cartes conues dans le service. Il doit donc
prsenter le mme type dempilage (12 couches) avec des technologies de composant (BGA),
des techniques de routage quivalentes (via) et une densit importante dinterconnexions.
II.1.Objectifs
Cette carte permettra de :
-
corrler les mesures avec les simulations effectues avec les outils de CAO,
optimiser le paramtrage des diffrents outils logiciels,
valider les rgles de conception,
dfinir des indicateurs daide la conception,
dfinir un processus et des rgles de conception.
Chaque phnomne dIntgrit de Signal et ltude des liens sries rapides doivent tre
traits et mis en uvre sur le dmonstrateur.
II.2. Dfinition de larchitecture

Pour raliser une carte reprsentative, nous avons choisi dimplanter deux FPGA Altera
stratixIIGX, composant nouvelle gnration comprenant une matrice de 1152 pins et permettant
limplantation de 12 liens sries rapides. Linterfaage de 2 FPGA de ce type autorise
dimplanter :
-
Plus de 24 scnarios de liens srie rapides (3,125 Gb/s),

De nombreux scnarios de diaphonie, de SSN et de rflexion (plus de 450 i/o),
Des scnarios sur la consommation (6 potentiels diffrents),
65
Les buffers IO peuvent tre paramtrs avec des technologies et des niveaux de
tension diffrents.
La gestion dune telle matrice entrane une architecture complexe dans la gestion des
alimentations et des horloges. En outre, il faut intgrer une mmoire de chargement chaque
FPGA. La partie interface utilisateur doit tre judicieusement dfinie pour faciliter lexcution
de nombreuses actions dans la configuration de la carte ou dans la slection de scnarios. Enfin,
il faudra prvoir les moyens daccs la mesure.
La figure 34 prsente larchitecture gnrale de la carte.
Clock Mangement
Unit
Power Supply
Management Block
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User Interface
FPGA
LEDs
FPGA
Pushs
Buttons
SMA
Connectors fot
High-Speed
Interfaces
DIP
Switchies
RS232
Connector
Board to Board
Flash Memory
JTAG
Configuration
figure 34 : Architecture Vhicule de test
II.2.1. Arbre dalimentation

La figure ci-dessous (figure 35) prsente les diffrents niveaux de tension et de courant
indispensables au bon fonctionnement de cette carte, ainsi que le choix darchitecture.
La complexit de larbre provient des liens sries rapides qui ncessitent des tensions
linaires bien particulires et ayant de fort appels de courant (Vcch / Vcct / Vccr / Vccl). Il faut
ensuite alimenter les curs (Vccint) et les entres/sorties (Vccio) des FPGA avec des courants
permettant de faire fonctionner les composants leur capacit maximum. Enfin, une tension est
ncessaire pour la partie interface utilisateur et galement pour la partie horloge (Vcca) qui
devient galement complexe avec la mise en place de liens multi-gigabits.
66
Alim 12V
100W
12V
Alimentation (Labo / PC)
DC/DC (4V/3.3V)
SS x1
Inteface Utilisateur
VCCIO (JTAG)
0.5A
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DC/DC
DC/DC
(4V/?V)
(4V/
SSVccio)
x1
LTC3415
SS x1
Vccint
8A
2V/1.5V
LDO x1
Vcch
0.6A
LP38842MR-ADJ
DC/DC (4V/1.2V)
DC/DC
(4V/1.2V)
SS x2
SS x2
DC/DC (4V/2V)
SS x1
Un cavalier en sortie des

pont de rsistances
permettra de modifier la
tension dalimentation
des i/o
Alim
TPS40180
57W
DC/DC (12V/4V)
SS Externe def
2V/1.2V
2V/1.2V
LDO
x2
LDO x2
2V/1.2V
LDO x2
Vcct / Vccr / Vccl

4A
Vccp
2A
4V/3.3V
LDO x2
Vcca
Clock Circuit
2.1A
3V3
2V5
1V8
Vccio
Vccio
Vccio
3A
LP3883ES-1.2
LP3853ES@-33NOP
figure 35 : Arbre dalimentation
figure 36 : Rpartition des diffrents potentiels sur les plans dalimentation
Cette partie est donc complexe et mrite une attention particulire, tant au niveau schma
quau niveau routage. Limplantation dune telle architecture ncessite la mise en uvre de 6
67
alimentations dcoupage et 7 alimentations linaires, sans oublier les nombreux composants

passifs pour dcoupler en entre et en sortie les diffrents tages de conversion.
La disposition de ces composants sur le PCB est critique et vhiculer ces potentiels
demande la ralisation de plans partiels. Le circuit imprim prvoit 4 couches pour implanter
les diffrentes tensions. La figure 36 prsente 2 des 4 couches dalimentation sur lesquelles on
peut observer de nombreux lots. Les dcoupes sur ces deux couches font apparatre 9
potentiels diffrents. Dans un souci dintgrit une couche complte est associe au GND.
II.2.2. Arbre dhorloge

Le bloc horloge (figure 37) est galement complexe mettre en uvre compte tenu de la
qualit ncessaire ces signaux. De plus limplantation des liens rapides, demande, si lon
souhaite tablir plusieurs protocoles, des frquences varies.
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Il est ncessaire davoir une horloge de frquence 50 MHz pour lensemble des I/O et deux
rfrences dhorloge pour chacun des blocs de distribution des signaux dhorloge (1 vers 8)
permettant de gnrer des liens sries rapides.
figure 37 : Arbre dhorloge
Les composants utiliss pour la distribution et la slection dhorloge sont choisis de

manire introduire des variations de phases (Jitters) minimales. Limplantation des paires
diffrentielles est contrainte de manire obtenir les rfrences les plus propres possibles.
II.2.3. Empilage du circuit imprim

La dfinition de lempilage du circuit imprim (Stackup) est importante pour contrler les
impdances caractristiques des pistes en fonction des couches o elles seront routes et de leur
largeur (figure 38).
Lempilage comprend 12 couches : deux niveaux de micro-vias sur les couches suprieures
et infrieures et 8 couches standards en interne (2+X+2).
68
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figure 38 : Empilage du PCB
La dfinition des paisseurs de dilectrique nous permet dobtenir sur chaque couche une
impdance de piste simple 50 Ohm et de piste diffrentielle 100 Ohms. Pour cela il faut
simplement placer des plans partiels de masse sur les couches externes et/ou modifier la largeur
du conducteur ou lespacement entre les lignes dans le cas dune paire.
II.3. Dfinition des scnarios

Cette partie prsente pour chaque phnomne dintgrit de signal abord la description des
scnarios mis en uvre.
II.3.1. Rflexion
La mesure et la simulation des phnomnes de rflexion sont aujourdhui assez bien
connues et matrises. Cependant quelques scnarios ont t raliss pour des signaux que lon
considre comme classiques (50-100 MHz / LVTTL LVCMOS).
-
Impact de laccessibilit sur des signaux (stub d au point de mesure),

Impact de la sonde sur le signal,
Impact dune dsadaptation due un passage dun signal dans un connecteur.
Cela, nous permettra de faire une validation des simulations et des modles, mais galement
de progresser sur la modlisation des connecteurs dans les simulations carte carte.
De plus, il est ncessaire de voir limpact quengendre un point de mesure (stub) sur lallure
des signaux. Aujourdhui des rgles proscrivent laccessibilit la mesure et donc
complexifient ltape de mise au point des cartes.
II.3.2. Diaphonie
La partie diaphonie est importante et permet de simuler les scnarios de la figure 39 avec
diffrentes distances disolement (W) et diffrentes longueurs de couplage (L). Les pistes
bleues reprsentent les agresseurs et les pistes rouges les victimes.
69
Ces scnarios sont implants dans les couches internes et externes quand cela est possible.
La mise en place des motifs de test reprsente le routage de plus de 160 interconnexions.
W
W
Pour la mesure des tensions perturbatrices, le dmonstrateur permet danalyser la diaphonie

NEXT et FEXT. Les points de mesure sont placs au plus prs des FPGA et des points de
masse sont implants de faon avoir un accs optimal la mesure. Pour liminer les effets de
couplage au-del de la longueur L, nous avons tent de mettre en uvre une rgle (90)
permettant dloigner les pistes au maximum (figure 40). Cependant, la densit
dinterconnexion nous a empche de respecter cette contrainte dans la plupart des cas.
FPGA
FPGA
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figure 39 : Scnarios pour ltude de la diaphonie
90
Connecteur
HE14
Point de masse
figure 40 : Reprsentation des rgles pour le routage dun couplage
Ces scnarios permettent dtudier la validit des outils de simulation. De plus, les motifs
mis en uvre reprsentant une liste quasi-exhaustive des couplages pouvant exister sur une
carte, nous pourrons prcisment valuer les points forts et les limitations de loutil. Enfin, on
pourra dfinir les rgles suivre pour minimiser les phnomnes de couplage sur les cartes.
II.3.3. Bruits de commutations simultanes

Pour pouvoir tudier ce phnomne nous avons utilis 80 signaux inter-FPGA permettant
de mettre en uvre 8 scnarios (figure 41). 76 signaux sont dfinis comme agresseurs et 4
comme victimes.
Linterface utilisateur active les signaux 10 par 10. Nous pourrons donc observer
lvolution des niveaux de tensions sur les victimes en fonction du nombre dagresseurs qui
commutent simultanment.
70
tel-00505781, version 1 - 26 Jul 2010
figure 41 : Scnarios pour ltude du SSN
Comme pour la diaphonie, les mesures sont effectues en dbut ou en fin de ligne. Des
rgles pourront merger comme par exemple, le nombre de signaux commutant simultanment
ne pas dpasser.
Enfin, ce scnario permettra de faire des tudes couples avec le dcouplage des plans de
masse et dalimentation. En fonction du dispositif mis en uvre sur le dmonstrateur, nous
observerons et quantifierons limpact sur le SSN.
II.3.4. Stabilit des alimentations

Les tudes dintgrit des alimentations se basent sur 2 principaux potentiels : VCCIO
reprsentant le potentiel des I/O et VCCINT pour lalimentation des curs des FPGA. Le
dmonstrateur est prvu pour que le dcouplage des hautes frquences soit ralis par des
condensateurs cramiques (MLCC : Multi-Layer Ceramic Capacitor) et des condensateurs
trois broches prsentant une faible inductance intrinsque (X2Y). Une fois lestimation du
dcouplage effectue, nous implanterons plusieurs scnarios (figure 42) :
-
Dcouplage au niveau des broches dalimentation avec des condensateurs MLCC,

Dcouplage au niveau des broches dalimentation avec des condensateurs X2Y,
Dcouplage du plan soit autour du composant actif avec des condensateurs MLCC,
Dcouplage du plan soit autour du composant actif avec des condensateurs X2Y.
Ltude nous permet de valider le fonctionnement de loutil en pratiquant des mesures sur
le cuivre nu laide dun analyseur de rseau vectoriel (VNA) et de les confronter avec des
simulations de limpdance du plan dans le domaine frquentiel. De plus, le cuivre nu pourra
servir de support la caractrisation des condensateurs.
Ltude du cuivre nu permet aussi dtudier lefficacit dun dcouplage plan et celui du
composant . Deux connecteurs SMA sont implants sur les deux potentiels tudis pour
effectuer ce type de mesure.
Le vhicule de test rend galement possible ltude de londulation de tension sur la carte
en fonctionnement. Chacune des stratgies de dcouplage peut tre implante. De cette manire
leur efficacit pourra tre value en fonction de la qualit des niveaux de tension obtenus.
71
GND
Power1
Power2
tel-00505781, version 1 - 26 Jul 2010
FPGA
FPGA
Placement Chip
Reserved
figure 42 : Scnarios pour ltude des masses / alimentations
Pour finir, des mesures de courant peuvent tre effectues pour quantifier le courant
dynamique consomm par les entres/sorties et le cur du FPGA. Pour obtenir diffrents
niveaux de consommations, le VT permettra de faire varier, laide de commandes, lactivit
du cur du FPGA et le nombre dI/O qui commutent.
II.3.5. Liens sries rapides

La multitude de liens prsents sur chaque FPGA permet de mettre en uvre un nombre
important de scnarios. La figure 43 prsente la rpartition globale des liens en fonction de ce
que lon souhaite tudier.
-
Dsadaptation : impact de la longueur (pertes), de la largeur de la piste, dune

dsadaptation (changement de couche), dun dphasage entre les signaux de la
paire, de la valeur de limpdance diffrentielle (75 / 100 / 125 ).
Impact de la mesure : mise en place de diffrentes longueurs de Stub que peut
entraner le placement dun point de mesure.
Impact des vias : via / via enterr / via traversant.
Diaphonie : tude de la sensibilit de ces paires diffrentielles.
Technique de praccentuation et dgalisation : un lien Inter-FPGA.
Limpact de connecteurs carte carte et fond de panier : trois de chaque prsentant
des performances diffrentes (Classique/Avanc/Expert).
Laccs la mesure se fera principalement par des connecteurs SMA. Cela permet de faire
des mesures propres sans entraner de perturbations (stub / pastille / via) sur les signaux ce qui
risqueraient de biaiser nos analyses.
72
Impact
dsadaptation
(8 liens)
6"
16"
Impact de la
mesure
(4 liens)
tel-00505781, version 1 - 26 Jul 2010
FPGA
FPGA
Impact
dsadaptation
Inter-FPGA
PE / EQ
(1 lien)
Impact Via
(4 liens)
Impact Connecteurs /
Backplane (6 liens)
Impact Diaphonie
(1 lien)
figure 43 : Scnarios pour ltude des liens MGH
III. TUDE DUN PRODUIT REL

La carte utilise pour ltude des impdances est complexe et haute densit
dinterconnexions. Elle a t cre dans un environnement industriel avec des contraintes de
densit et de conception relles. Cette densit est illustre par la figure 44 qui reprsente la vue
dune portion (180 cm2) de la carte. Les cadres jaunes mettent en vidence la prsence de 5
FPGA de 1000 et 1500 broches ; les cadres rouges prsentent 12 mmoires DDR2.
figure 44 : Vue CAO dun portion de la carte produit - Composants + Signaux
73
tel-00505781, version 1 - 26 Jul 2010
Si on observe la mme portion mais sans la superposition des pistes, on peut noter la
densit importante de composants prsents sur le cuivre (figure 45). Les zones jaunes
reprsentent les composants sur la couche suprieure du circuit imprim (Top), les zones
blanches reprsentent les composants sur la couche infrieure du PCB (Bottom).
figure 45 : Vue CAO dun portion de la carte produit - Composants
Le tableau 5 regroupe quelques donnes concernant ce produit industriel. La carte

comprend un empilage de 14 couches conu en technologie microvia (3+X+3) avec un routage
de classe 6, soit une largeur minimale des pistes de 120 m. On retrouve sur cette carte plus de
4000 quipotentielles sur une surface A4. Elle comporte plus de 50 BGA pouvant avoir jusqu
1500 broches. On y trouve des liaisons multiples : Gigabit Ethernet, LVDS 200 MHz, DDR2
400 MHz. Cette carte a t conue et simule laide des outils CAO de la suite Cadence.
Surface
653 cm2
Nombre
composants
3961
Nombre
couches
14
Nombre
Nets
4191
Classe de routage
6 (120 m)
tableau 5 : Quelques chiffres du produit
Ce circuit a demand, de par sa complexit, une attention particulire sur lintgrit des
signaux. Il a ncessit la mise en uvre dun empilage impdance contrle, ltude de
topologie de nombreux bus, la mise en place de lignes retard pour lensemble des interfaces
DDR2, ladaptation des signaux laide de plans de masse partiels et lisolement de signaux
rapides dans des guides donde. De plus, des simulations de pr et post-routage ont t
effectues pour tudier le phnomne de rflexion ainsi que la stabilit des alimentations.
Les technologies mises en uvre apparaissaient comme nouvelles et leffort dvelopp
dans ltude de lintgrit des signaux fut trs important. Un retour dexprience sur les
mthodologies employes et les structures dveloppes semble donc ncessaire pour pouvoir
capitaliser. Laccessibilit aux diffrents signaux tant nulle, nous avons choisi dtudier le
cuivre sans composant, support qui est adapt ltude des impdances caractristiques.
74
IV. CONCLUSION
La cration dun vhicule de test fut ncessaire pour tudier lensemble des phnomnes
dintgrit de signal et une carte produit a pu servir de support ltude des impdances
caractristiques des pistes.
Quatre cartes du vhicule de test ont t fabriques et cbles. Les scnarios prsents dans
ce chapitre sont implants et activables laide dune interface pilotant la liaison srie.
tel-00505781, version 1 - 26 Jul 2010
Alimentations
Zone Haute densit
figure 46 : Vue du PCB en CAO
Ce vhicule de test nous permet de mettre en uvre et de mesurer lensemble des

phnomnes dintgrit de signal. De plus, il embarque des technologies de liens sries rapides
complexes. Mais surtout il prsente des contraintes proches de celles que lon rencontre dans le
service (figure 46) ; zones de haute densit dinterconnexions, architecture dalimentation
complexe, composant BGA ayant des matrices importantes (> 1100 broches), signaux rapides
(3,125 Gb/s), nombreux potentiels dalimentation.
Quelques donnes :
Nombre
Nombre
Composants Composants
Composants
Connecteurs
rfrences composants
Num/Ana
RLC
divers
2
792 cm
132
2171
40
1497
157
477
Nombre Couches
Nombre
Longueur
Classe de
Nombre
Nombre
couches
signaux quipotentiels Net totale
routage
connexions
vias
12
8
854
107,32 m
6 (120 m)
8851
8809
Surface
tableau 6 : Chiffres cls du vhicule de test
75
337mm
tel-00505781, version 1 - 26 Jul 2010
235mm
figure 47 : Vhicule de test
De la dfinition de larchitecture la programmation des FPGA, la conception de cette

carte prsente la figure 47 a t effectue en 13 mois. Le dveloppement de ce
dmonstrateur a respect les tapes de conception et lensemble des processus dcrits dans le
service. Cette partie permet davoir une bonne apprhension des protocoles de conception, ce
qui est ncessaire dans la dfinition dun processus associ lintgrit de signal.
Ce vhicule de test autorise la ralisation de nombreuses tudes et pourra tre utilis comme
support dans le futur, bien au-del du cadre de cette thse, la fois pour ltude de nouveaux
outils de simulation, le dveloppement de nouvelles rgles, et comme outil daide la
conception.
76
tel-00505781, version 1 - 26 Jul 2010
Chapitre III : Etude des impdances caractristiques et de la rflexion sur les lignes
CHAPITRE III
TUDE DES IMPDANCES
CARACTRISTIQUES ET DE LA
RFLEXION SUR LES LIGNES
77
tel-00505781, version 1 - 26 Jul 2010
78
I. INTRODUCTION
tel-00505781, version 1 - 26 Jul 2010
Laugmentation des vitesses dhorloge amplifie les phnomnes introduits par les
dsadaptations et rduit sensiblement les marges ncessaires pour le respect des timings. Les
effets de la dsadaptation dpendent des temps de monte et de descente du signal, de la
longueur de la piste et des adaptations dimpdance [AMEDEO 2008] [KIMMEL 2002]. Ils
dpendent aussi des variations dimpdance lies au routage des pistes [KIM 2001] [NEU
2003]. Afin de matriser au mieux les caractristiques dune piste, les changements de couche
sont localiss aux extrmits et la plus grande partie de la piste est route sur une couche dont
limpdance caractristique Z0 est matrise. Cela impose de dfinir lempilage du circuit
imprim en spcifiant prcisment les paisseurs des dilectriques, la largeur des pistes et la
prsence dun plan de fermeture. Une fois le placement des composants effectu, il faut
dfinir et calculer les adaptations de ligne [SRINIDASAGAM 2007]. De plus, le respect des
contraintes de dlai impose la mise longueur des bus rapides [CHAO 1993].
La mise en place de ces tapes permet de matriser la topologie des lignes critiques et
donc lallure des signaux. Dans ce chapitre, ltude porte sur une carte industrielle relle et
lanalyse est effectue a posteriori. partir des spcifications ralises, nous tudions
lvolution de la valeur des impdances caractristiques due au routage et la fabrication.
Nous avons men une tude complte sur la matrise de limpdance caractristique des
pistes, depuis la mise en place de lempilage jusqu la mesure sur cuivre, en passant par des
analyses effectues en utilisant des outils de simulation IS et de calcul 2D et 3D.
- Une premire partie est consacre la dfinition de lempilage.

- Dans un deuxime temps, nous prsentons limpact de la fabrication sur la valeur de
-
limpdance caractristique par une tude de coupons et de micro-sections.

Ensuite, nous dtaillerons une tude de limpact dun routage haute densit (HDI) sur
limpdance caractristique des pistes.
Les rsultats de ces tudes sont valids par une campagne de mesure ralise sur la carte
finale par rflectomtrie laide dun TDR (Time Domain Reflectometer).
Enfin, nous tudions comment loutil de simulation prend en compte les diffrents
paramtres lis aux caractristiques du routage, et nous montrerons par des simulations
limpact des dsadaptations sur la qualit des signaux.
II. CARACTRISATION DE LEMPILAGE

Aujourdhui le terme impdance contrle pour les pistes est de plus en plus ancr dans la
conception de circuits imprims (PCB) [POLAR 2000] [HALFORD 2005].
Mettre en place un empilage impdance contrle ncessite une dfinition prcise des
paramtres de lempilage. Il faut dfinir les dilectriques utiliser avec le fabricant de circuit
imprim et prciser pour chaque couche la permittivit (r) et lpaisseur (t). En choisissant
prcisment ces paramtres et en spcifiant la largeur usuelle de la piste (W) et la distance par
rapport au plan (H), il est possible dobtenir un empilage avec une impdance caractristique
de piste dfinie sur chacune des couches [ALTIUM 2006]. Le choix de la valeur de ces
impdances dpend des contraintes de conception lies larchitecture (exemple pour un bus
PCI : impdance caractristique des pistes de 65 ).
79
Le choix dimpdance sur lensemble de la carte est de Z0=50 pour les lignes
rfrences un plan de retour, et Zdiff=100 pour les lignes diffrentielles. La figure 48
prsente les caractristiques de lempilage pour les couches externes en prsence dun plan de
fermeture ; la figure 49 dtermine lempilage sans plan de fermeture. Les impdances
caractristiques dfinies sous Allegro PCB SI sont listes dans le tableau 7.La colonne
Dielectric Constant dfinie la permittivit relative des couches de dilectrique. Pour les plans
INT2 et INT3, elle dfinie la permittivit relative du dilectrique dans les zones ou il ny a pas
de cuivre.
tel-00505781, version 1 - 26 Jul 2010
figure 48 : Empilage des couches externes avec plan
figure 49 : Empilage des couches externes sans plan
Couche
Int2
Int3
Avec Plan
Z0
43
49
Z0
81
58
Sans Plan
Zdiff (espacement)
102 (120 m)
99 (200 m)
tableau 7 : Rcapitulatif des impdances de lempilage
La cohabitation de pistes simples et de pistes diffrentielles impose la mise en place de

plans de masse partiels, notamment sur les couches Top ou Bottom pour respecter les
contraintes dimpdance. La figure 48 montre en effet quil est ncessaire dimplanter des
plans de masse en couche Top pour respecter la contrainte dimpdance 50 .
Afin doptimiser le couplage des signaux dans une paire, il est prfrable de choisir un
espacement entre les pistes infrieur deux fois la largeur (W) des interconnexions [ALTERA
2000] [ACTEL 2006]. Suivant cette contrainte il est impossible dobtenir une impdance de
100 en diffrentiel avec une impdance propre de ligne infrieure 50 (figure 49).
Limplantation dun plan partiel en couche Top permet facilement dobtenir une impdance
caractristique infrieure ou gale 50 , et sa suppression permet davoir une impdance
plus importante, ncessaire pour parvenir une impdance diffrentielle de 100 .
Une fois lempilage dfini, le constructeur de circuit imprim spcifie une tolrance de
10% entre les valeurs spcifies et celles obtenues sur le cuivre physique.
80
III. INFLUENCE DE LA FABRICATION SUR LIMPDANCE DES PISTES

III.1. Introduction
Le but de cette tude est de dfinir les paisseurs des dilectriques et des couches de
cuivre obtenues aprs fabrication du support physique et de les comparer celles spcifies
initialement [AMEDEO 2009].
tel-00505781, version 1 - 26 Jul 2010
La carte tudie ici comprend 14 couches (4 couches dalimentation et 10 couches de

signaux), elle comprend 2 niveaux de via sur les couches externes (2+10+2) et les
dilectriques utiliss sont un FR4, ISOLA IS420. LIS420 spcifie un ensemble de lamins et
de pr-imprgns et dfinit pour chacun deux lpaisseur, la tolrance ainsi que le contenu
rsineux dans le cas dun processus spcifique.
Le tableau ci-dessous (tableau 8) prsente lensemble des pr-imprgns et des lamins
utiliss pour notre application [IS420]. Il est noter que les pr-imprgns sont dfinis par un
numro et le lamin par une paisseur.
Pr-imprgns IS420
Type
106
1080
2116
Epaisseur
(mm)
0,125
Epaisseur Nominale
Tolrance
(mil)
(mil)
1,8
0,4
2,4
0,4
5
0,4
Lamin IS420
Epaisseur Nominale
(mil)
5
Tolrance
(mil)
1
Proportion de rsine
(%)
72 3
62 3
56 3
Proportion de rsine
(%)
46
tableau 8 : Pr-imprgn et lamin utiliss pour lempilage
En ce qui concerne les couches de cuivre les paisseurs standard en interne sont de 17m
pour les couches de signaux et de 35 m pour les couches dalimentation. Les couches
externes de via ayant un processus de fabrication bien particulier entranant de nombreuses
mtallisations, sont gnralement spcifies 35 m.
La spcification de lempilage, pour tre la plus reprsentative possible, doit tre effectue
laide du fabricant de PCB. Lexprience de ce dernier permet dvaluer la valeur des
paisseurs que lon retrouvera sur le cuivre en fonction de la variation dfinie par le fabricant
ISOLA pour la gamme IS420.
Une mthode classique pour tudier la structure du PCB est la cration dun coupon dans
lequel la structure de lempilage est reprsente. Il est important de noter que ce coupon nest
pas une partie de la carte originale, mais quil est construit sur une partie supplmentaire de
PCB autour du circuit ralis. Lavantage de cette mthode est de pouvoir analyser et mesurer
la structure du cuivre sans avoir besoin de dcouper des chantillons dans le PCB. Cela
81
prsente galement des dsavantages ; il ny a aucun moyen de garantir que les lignes
prsentes dans le coupon de test ont la mme largeur que celles routes dans chacune des
couches du PCB [RITCHEY 2004]. De plus, ces coupons ne nous permettent pas dobserver
les variations dpaisseur du dilectrique causes par la fabrication [COOMBS 2008]. Pour
une tude exhaustive, il est donc utile dinclure lanalyse et la mesure de la structure du PCB
dans la zone du circuit imprim. Pour cela, des micro-sections sont dfinies et dcoupes dans
le circuit imprim.
Dans cette partie un coupon et quatre micro-sections seront tudis pour valuer les
diffrences entre les impdances spcifies et celles obtenues aprs fabrication.
III.2. tude du coupon de test
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Ltude suivante utilise les donnes de lanalyse du coupon de test effectue par le
constructeur aprs fabrication du cuivre.
Cette premire tape nous permet de vrifier lpaisseur des couches de cuivre et de
dilectrique. Le coupon de test prsent la figure 50 est quivalent la structure de la carte
(2+10+2) et il est compos de vias traversants, de vias enterrs et de micro-vias.
figure 50 : Coupon de test vu au microscope
Le paramtre le plus critique est lpaisseur du dilectrique, qui impacte de faon

significative la valeur de limpdance caractristique. Le tableau 9 numre :
-
les spcifications faites laide du fabricant,

la mthode employe pour la fabrication,
les valeurs mesures sur le coupon de test.
La structure de lempilage tant strictement symtrique, nous comparons dans ce tableau

les valeurs construites celles obtenues dans les couches hautes et basses.
On constate en rfrence la spcification ISOLA IS420, que les valeurs dfinies avec le
constructeur sont plus faibles, le processus de fabrication tend rduire les dilectriques. Si
82
tel-00505781, version 1 - 26 Jul 2010
on prend lexemple des couches externes : les couches de via tant ajoutes une une au
corps de la structure, elles subissent plusieurs phases de pressage et voient leur paisseur
sensiblement diminuer. Le constructeur prvoit pour la premire couche une diminution de
17% et pour la deuxime de 23 % par rapport aux valeurs nominales.
Top / Bottom
Dilectrique
2 / 13
Dilectrique
3 / 12
Dilectrique
4 / 11
Dilectrique
5 / 10
Dilectrique
6/9
Dilectrique
7/8
Dilectrique
Spcifi
(m)
35
76,2
35
71,1
35
116,8
35
128
18
147,3
35
128
18
71,1
Construit
(process)
12
2*106_IS420
12
2*106_IS420
12
2*1080_IS420
35
0,125_17_35_IS420
17
1*1080_&_1*2116_IS420
35
0,125_17_35_IS420
17
0,125_17_35_IS420
Mesur (m)
(1 to 7)
62
65
46
70
46
112
28
110
14
148
28
118
14
Mesur (m)
(14 to 7)
62
68
48
70
46
110
28
105
14
140
28
102
14
69
tableau 9 : Valeurs spcifies, construites et mesures de lempilage en m
Si lon observe les mesures concernant le dilectrique, on retrouve une variation minimum
de 0,5 % (147,3m 148m) et maximum de -20,3 % (128m 102m).
La symtrie de lempilage laissait penser que le processus permettrait dobtenir les
mmes variations sur les parties hautes et basses, et pour lensemble les diffrences sont
minimes. Cependant, on trouve des variations significatives allant jusqu 16 m pour le
dilectrique de la couche 6/7 et 8/9. Quasi-systmatiquement lpaisseur de dilectrique tend
diminuer ; lpaisseur tant proportionnelle la valeur de limpdance, lensemble des
impdances caractristiques vont tendre vers des valeurs infrieures celles spcifies.
Ces donnes nous permettent dtudier linfluence de la fabrication sur la valeur de
limpdance caractristique. Si lon reporte ces mesures dans loutil de Cadence dfinissant
lempilage, et en prenant comme largeur de piste celle spcifie (W=120 m), nous trouvons
des variations de limpdance caractristique des pistes allant de -1,4 -4,3 , et de -1,9
-8,3 pour les paires diffrentielles
Dans le cas dune analyse et de la mesure dun coupon, les valeurs dimpdance calcules
respectent la tolrance du fabricant de circuit imprim.
III.3. tude et mesures de micro-sections

Pour obtenir une analyse plus prcise de la structure, quatre micro-sections sont tudies
laide dun microscope lectronique balayage (MEB). Lemplacement de ces quatre
chantillons a t dfini de faon tudier la variation de limpdance en fonction de la
localisation sur le PCB (figure 51). La mesure de ces micro-sections permet de dfinir la
83
tel-00505781, version 1 - 26 Jul 2010
variation de lpaisseur du dilectrique et de la largeur des interconnexions en fonction de

cette localisation.
figure 51 : Choix des chantillons pour lanalyse de la structure du PCB
Les mesures effectues par la suite ont demand au pralable la prparation des
chantillons bruts fournis par le fabricant de PCB. Ces chantillons prsentent des particules
de poussire et une dgradation de la structure rendant leur analyse trs complexe.
Lobtention de surfaces dchantillons bien nettes demande de conditionner la microsection dans une rsine denrobage et de polir ce dernier. La qualit de lchantillon dpend
du choix des disques et draps de pr-polissage/polissage, mais aussi de la suspension et de la
force de polissage [WILLIS 2008]. Les micro-sections ont t prpares manuellement et le
contrle de la nettet a t effectu laide dun microscope optique.
Les mesures prsentes ci-dessous sont ralises laide dun MEB.
Tissage
fibre en X
Couches
de cuivre
Tissage
fibre en Y
Couches de
dilectrique
84
figure 52 : Observation du centre dune micro-section au MEB
tel-00505781, version 1 - 26 Jul 2010
La figure 52 reprsente lallure du centre de la structure du PCB releve au MEB. On

diffrencie trs bien les zones de dilectrique avec le tissage en XY et les couches de plan
prsentant des zones de rugosit utiles la tenue aux dilectriques.
(a)
(b)
(c)
(d)
figure 53 : Mesures au MEB sur un chantillon des couches (a) 1 4 (b) 4 7 (c) 7 10 et (d) 10 14
On retrouve des variations de dilectrique allant de -4,5 % (110 m 105 m) 36 %

(69 m 94 m), la tendance gnrale tant ici la hausse. Lcart par rapport aux
spcifications initiales est donc moins important, les variations dimpdance caractristique
allant de -0,5 -2,9 pour les lignes simples et de -1,8 -6,1 pour les lignes
diffrentielles.
III.4. Conclusion partielle

La mesure dun coupon de test et de micro-sections nous ont permis de valider les
tolrances annonces par les constructeurs. De plus, nous avons pu noter que le processus de
fabrication entrane en gnral une diminution de la valeur de limpdance caractristique par
rapport celle spcifie, ce qui est un point important prendre en compte.
Malgr des diminutions ou variations assez importantes de lpaisseur des couches de
dilectrique, la valeur de limpdance caractristique volue dans des marges acceptables.
Lors du pressage, la rsine du dilectrique flue vers les zones vides gnralement situes
autour du cuivre. Lorsque cette migration de la rsine est trop importante, elle peut entraner
85
une diminution de lpaisseur du dilectrique, phnomne que lon a pu observer ici. En

fonction de la zone tudie, les couches de signaux prsentent plus ou moins de cuivre, la
migration du dilectrique ne sera donc pas constante, ce qui explique en partie la nonhomognit des paisseurs de dilectrique.
La diminution de lpaisseur du dilectrique augmente les risques de couplage intercouche, et modifie galement les capacits des paires de plan, faisant voluer lefficacit du
dcouplage. Il faut donc tenter destimer au plus tt ces variations pour que les tudes soient
effectues avec des donnes les plus reprsentatives du circuit imprim ralis.
tel-00505781, version 1 - 26 Jul 2010
Il serait intressant dans le futur de complter cette partie en tenant compte de la largeur
des conducteurs car cette dernire a une influence non ngligeable sur limpdance
caractristique des pistes. Il est noter que ltude des micro-sections est un procd qui peut
galement tre utilis pour analyser la qualit des vias implants (mtallisation/gomtrie/).
Cette tude va tre complte par des mesures sur le cuivre nu. Le support dtude
prsente plusieurs bancs de mmoires DDR2 dont les motifs ont t copis lidentique. En
mesurant les mmes signaux dans diffrentes zones de la carte, il est possible de donner une
tendance gnrale la variabilit de limpdance caractristique en fonction de la localisation.
IV. INFLUENCE DU ROUTAGE SUR LIMPDANCE DES PISTES

Cette partie a pour objectif de montrer linfluence, sur limpdance caractristiques, de la
mise en place dun plan de masse partiel et de la superposition de lignes entre couches
adjacentes en utilisant des calculs analytiques et des simulations 2D et 3D. Ltude portera
galement sur linfluence de la gomtrie du trac en comparant les caractristiques
lectriques dune ligne droite et dune ligne sinueuse.
IV.1. Plan de masse partiel Calcul analytique

La mise en place de plans de masse partiels entrane une modification de limpdance
caractristique des pistes partiellement recouvertes. A laide des quations [5] et [6] nous
allons valuer les dsadaptations que cela engendre sur les pistes concernes (tableau 10).
Z01 correspond limpdance caractristique dune piste microstrip enterre sur la couche
2 (quation [5]). Z02 reprsente limpdance caractristique dune piste en couche 2
recouverte par un plan de fermeture partiel en couche Top. Elle est alors dfinie comme une
piste stripline asymtrique (quation [6]).
Structure
Impdance caractristique
Ligne Microstrip
Z01=80
Ligne Stripline
Z02=40
tableau 10 : Calcul analytique de limpact dun plan de masse partiel
La diffrence calcule entre les deux configurations est significative (+100%), elle est
cohrente avec les valeurs dfinies lors de la mise en place de lempilage. Dautres
formulations existent et permettent dobtenir des rsultats quivalents [BROOKS 1998]. Du
point de vue de la conception, la mise en place de plans de fermeture ncessite donc une
phase de vrification importante du routage sur les couches externes pour liminer ou limiter
le recouvrement partiel des pistes.
86
IV.2. Superposition de lignes tude en 2 dimensions
tel-00505781, version 1 - 26 Jul 2010
La densit des produits rend plus difficile le routage orthogonal entre les pistes situes sur
des couches adjacentes ( : routage en XY). Il arrive donc que des lignes sur couches
adjacentes se superposent et se retrouvent couples. Le couplage est dautant plus important
que les technologies microvia entranent une diminution dun facteur 2 sur les paisseurs de
dilectrique dans le cas des couches externes. A laide dun solveur 2D bas sur la mthode
des lments finis (Maxwell 2D), nous avons valu limpact de la superposition sur
limpdance caractristique. La modlisation de la piste et les paramtres de simulation sont
dfinis partir des informations de lempilage pour une piste en couche 2 sans plan de
fermeture. La figure 54 prsente le champ lectrique gnr par une piste microstrip lors
dune simulation lectrostatique. La figure 55 montre le champ lectrique engendr si une
piste vient se superposer sur les couches suprieure et infrieure.
120m
figure 54 : Simulation lectrostatique, piste isole
120m
figure 55 : Simulation lectrostatique, pistes superposes

87
Grandeur
L (nH/m)
C (pf/m)
Z ()
Simulation
Magntostatique
Simulation
Electrostatique
Impdance calcule
Piste isole
Pistes superposes
558
560
77
174
85
57
tel-00505781, version 1 - 26 Jul 2010
tableau 11 : Rsultats des simulations 2D
Les simulations lectromagntiques ont permis de dterminer les valeurs des capacits et
inductances liniques numres dans le tableau 11. Les impdances caractristiques
rsultantes font galement apparatre des diffrences importantes sur le terme capacitif entre
les deux configurations (-33 %). La contrainte dcartement entre les diffrents signaux routs
sur une mme couche est ncessaire, et elle est assure sur lensemble des circuits imprims.
Avec les outils actuels, cette contrainte est plus difficile mettre en uvre et vrifier pour
des pistes situes sur des couches adjacentes. Le routage en XY est prconis pour liminer
ces problmes, cependant laugmentation de la densit des cartes rend cette solution de plus
en plus difficile raliser. En consquence, il faut identifier et liminer ce type de
configuration sur les cartes, car elle modifie de faon importante limpdance caractristique
des pistes et peut faire apparatre dimportants phnomnes de diaphonie.
Cette tude met galement en vidence une diffrence entre limpdance spcifie sans
piste couple et celle calcule, ici de lordre de 5 %.
IV.3. Ligne droite et ligne sinueuse Etude en 3 dimensions

Lapparition de technologies rapides entrane des restrictions de budget de temps et rend
indispensable la mise longueur des pistes dun mme bus. On trouve sur la figure 56 une
partie du routage des signaux associs une mmoire DDR2, ou le bus de donnes est mis
longueur pour viter tout problme de timing.
De nombreux articles sont consacrs ltude des phnomnes de diaphonie et de dlai
dans le cas de lignes sinueuses [KIM 2006]. Nous allons pour notre part caractriser l'impact
du trac sur limpdance caractristique de la piste en utilisant une simulation 3D. A laide de
loutil CONSOL Multiphysics, nous modlisons et calculons les paramtres liniques des
lignes visualises en couche 3 afin de dterminer les valeurs de leurs impdances
caractristiques. La figure 58 reprsente la modlisation 3D dune ligne sinueuse sous Comsol
Multiphysics, et les rsultats sont prsents dans le tableau 12.
figure 56 : Routage dune partie dun bus de donnes

88
tel-00505781, version 1 - 26 Jul 2010
figure 57 : Dimensions ligne sinueuse, W=120 m
figure 58 : Modlisation 3D dune ligne sinueuse de 45mm Visualisation du Champs B
Grandeur
L (nH/m)
C (pf/m)
Z ()
Simulation
Magntostatique
Simulation
Electrostatique
Impdance
calcule
Piste droite
Piste sinueuse
354
232
127
113
53
45
tableau 12 : Rsultats des simulations 3D
Dans le cas prsent, les longueurs des pistes sont faibles devant la longueur donde du
signal. Nous nous placerons donc dans lapproximation transverse lectromagntique (TEM).
Les rsultats prsents tableau 12 font apparatre une diffrence denviron 15 % en
fonction de la gomtrie du trac. La variation dimpdance est moins importante que dans les
scnarios vus prcdemment. Cependant, une augmentation de la hauteur des serpentins et
une diminution de leur isolement pourrait sensiblement accrotre la variation dimpdance
entres les deux tracs. Dans le cas dune piste sinueuse, cette variation dimpdance est trs
dpendante du trac choisi lors du routage et demande des moyens de modlisation et de
89
calcul importants pour tre value. Une solution intermdiaire consisterait tablir des
abaques qui permettent dvaluer la variation dimpdance en fonction de la variation des
paramtres gomtriques qui dfinissent un trac sinueux, et de dfinir des tracs de rfrence
dont les caractristiques sont bien matrises.
Les rsultats obtenus montrent galement une diffrence entre la valeur de piste spcifie
et celle de la ligne droite simule ici de lordre de 8 %.
IV.4. Conclusion partielle
tel-00505781, version 1 - 26 Jul 2010
Les calculs et simulations ci-dessus nous ont permis de constater limpact dun routage
HDI sur la valeur de limpdance caractristique des pistes. Malgr la dfinition dun PCB
impdance contrle pendant la phase de pr-routage et le suivi dun nombre important de
rgles de routage, la matrise des impdances nest pas chose aise. Nous avons montr
limpact ngatif sur limpdance caractristique dun recouvrement partiel de signal par un
plan, de la superposition de lignes sur des couches adjacentes et de la gomtrie du trac.
Avant dobserver limpact que cela peut avoir sur lallure du signal, nous allons comparer ces
rsultats thoriques avec les rsultats issus dune campagne de mesures.
V. MESURE DE RFLECTOMETRIE SUR CUIVRE NU

Une campagne de mesure est indispensable pour corrler les rsultats trouvs par le calcul
et la simulation avec ceux mesurs sur le circuit imprim. Les mesures sont ralises laide
dun TDR80E04 embarqu sur un DSA8200 [TEKTRONIX 2006]. Lutilisation dun
rflectomtre (TDR : Time Domain Reflectometry) est tout fait adapte pour caractriser et
valider la structure impdance contrle. Ce dernier partir dune mesure simple mettre
en uvre, nous dlivre une image de limpdance de lensemble de la ligne tudie.
V.1. Conditions de mesure

V.1.1. Matriel utilis
figure 59 : Matriel utilis pour la caractrisation des impdances de lignes
Les mesures sont effectues sur un cuivre nu, le matriel utilis prsent par la figure 59
est le suivant :
- Oscilloscope DSA8200 : 50 GHz de Bande passante avec un front de monte de londe
rflchie de 15 ps et de 12 ps pour londe incidente.
90
- Module de rflectomtrie TDR80E04 : 20 GHz de Bande passante avec un front de

monte de londe rflchie de 28 ps et de 23 ps pour londe incidente.
- Sonde passive P8018 : 20 GHz de Bande passante, sonde passive de TDR 50 , liaison
du TDR la sonde avec un cble SMA faibles pertes spcifi pour 20 GHz.
V.1.2. Interprtation des mesures

Il est ncessaire deffectuer quelques mesures pour caractriser le cble SMA (1 mtre) et
la sonde utilise. La figure 60 prsente la mesure du cble seul ; la suivante (figure 61) prend
en compte lensemble cble plus sonde.
Connexion
cable - TDR
Onde rflchie
tel-00505781, version 1 - 26 Jul 2010
2*Tp ( SMA)
Onde incidente
10/div
figure 60 : Mesure TDR du cble SMA (50 ) seul (10mV/div, 1,3ns/div)
Connexion
sonde - cble
Sonde
10/div
figure 61 : Mesure TDR du cble SMA et de la sonde (10mV/div, 1,3ns/div)
La caractrisation du cble seul montre la dsadaptation provoque par la connexion au

TDR et permet de mesurer un temps de propagation (Tp) denviron 5 ns (base de temps de
1,3ns/division). Le cble prsente en effet une longueur de 1m et une permittivit relative r =
2.3. La vlocit est donc de 1,98.108 m/s, soit un temps de propagation de 5,05ns.
La connexion de la sonde produit une dsadaptation et introduit un lger temps de
propagation supplmentaire denviron 1 ns. Malgr lapparition de variations au niveau de la
91
connexion, les proprits du cble et de la sonde sont bien vrifies, ils prsentent tous deux
une impdance exacte de 50 .
Cette tude pralable la campagne de mesure tait ncessaire pour caractriser limpact
de lensemble cble et sonde sur lallure des courbes mesures.
V.1.3. Limitation introduite par la mesure
tel-00505781, version 1 - 26 Jul 2010
Le TDR et la sonde utilis ont une bande passante limite 20 GHz. Cette prcision
semble suffisante pour nos mesures sur limpdance moyenne de linterconnexion, mais
engendre des limitations dans linterprtation de certains rsultats.
Le TDR choisi nous offre une prcision de 1,87 mm pour les lignes en interne (Stripline)
et de 6 mm pour les lignes externes (Microstrip). La majorit des pistes sur la carte mesure
entre 40 mm et 300 mm, mais ces dernires prsentent des tronons pouvant mesurer 0,5 mm.
figure 62 : Extraction dune piste DDR2 sous loutil SigXplorer de Cadence
53
47
5/div
figure 63 : Mesure TDR dune piste DDR2
La figure 62 montre une ligne denviron 40 mm route en couche 3. La liaison

driver/couche3 et couche3/rcepteur introduit quatre tronons de 0,5 mm 0,7 mm. Les
impdances rsultantes sont de 77 en Top, de 43 en couche 2 et de 49 en couche 3.
92
Si lon observe le rsultat de la mesure de cette mme ligne prsente la figure 63, on
retrouve bien la valeur de limpdance denviron 49 , qui correspond au tronon de 40 mm,
mais la mesure ne permet pas de distinguer limpdance des segments de piste situs en
couches 1 et 2. Elle nest pas compltement reprsentative de la topologie prcdente.
Le matriel utilis ne nous permet pas davoir une prcision permettant de reprsenter
tous les tronons rencontrs sur les diffrentes interconnexions mesurer, cependant il est
suffisant pour avoir une valeur prcise de limpdance caractristique sur la longueur
prpondrante de la topologie.
tel-00505781, version 1 - 26 Jul 2010
Rflexion due la
connexion de la
sonde
Interfrence qui se rpte

en dbut et fin de ligne
figure 64 : Prsentation dun parasite d la rflexion au sein de la mesure
La mesure prsente quelques imperfections : lapparition dune rflexion importante et

doscillations. Une mesure de linterconnexion a t effectue chaque extrmit pour mettre
en vidence le phnomne. En effet, on retrouve sur la figure 64 un parasite d au pic de
rflexion provoqu par la connexion de la sonde au point de mesure, et qui perturbe
principalement le dbut de la mesure. En systmatisant la mesure en dbut et en fin de ligne,
on pourra limiter les oscillations dues la mesure et obtenir des rsultats plus reprsentatifs.
Cela ncessite cependant une opration post-mesure.
figure 65 : Accessibilit aux signaux
Enfin, laccessibilit aux pistes des signaux est complexe. La figure 65 montre le
positionnement de sondes sur des matrices BGA de 1500 points au pas de 1 mm.
93
On constate toutefois que la prcision des rsultats est suffisante pour notre tude. Dans le
cas dune campagne de mesure o lon souhaite accrotre la prcision, lutilisation dun TDR
80E10 de bande passante 50 GHz et dun bras mcanique serait ncessaire et permettrait
dobtenir la caractrisation de lensemble du signal avec la diffrenciation des diffrents
tronons sur les diffrentes couches.
V.2. Mesure de la variabilit de limpdance caractristique
tel-00505781, version 1 - 26 Jul 2010
Le circuit analys dans cette partie comprend quatre interfaces DDR2 strictement
identiques comme le prsente la figure 66. Le motif a t rout une fois et a t dupliqu sur
lensemble des interfaces. Il est donc possible de confronter les rsultats obtenus au
paragraphe III par des mesures de rflectomtrie, pour quantifier la variation de limpdance
caractristique pour diffrentes localisations des pistes sur le PCB.
figure 66 : Vue du PCB et des quatre interfaces DDR2 identiques
La figure 67 reprsente la mesure dune ligne issue du bus de mmoire DDR2 reproduit
lidentique dans les quatre zones prsentes par la figure ci-dessus.
Le rsultat est satisfaisant car, malgr une carte de taille importante (format A4), la
variation observe est de 2,3 pour la ligne tudie. Cette volution de limpdance
caractristique respecte les tolrances annonces par les fabricants et confirme les grandeurs
mesures lors de ltude de la structure de lempilage au paragraphe III.
Les carts nots ici ne sont pas engendrs par une diffrence de quantit de cuivre sur les
couches de signaux. Les gomtries tant strictement identiques, la quantit de cuivre lest
aussi sur lensemble des couches, le flux de migration de la rsine devrait donc lui aussi tre
le mme pour chacune des zones. Par contre, ces diffrences peuvent tre engendres par un
pressage non homogne sur lensemble de la surface pendant la fabrication.
94
tel-00505781, version 1 - 26 Jul 2010
figure 67 : Mesure TDR de lhomognit de limpdance sur le PCB
V.3. Superposition ligne et plan

La mesure de deux lignes dune mme paire diffrentielle est effectue la figure 68. La
configuration des pistes est prsente figure 69. Aprs un pic important d une
dsadaptation engendre par la sonde, nous pouvons noter sur la mesure une diminution de
limpdance caractristique 41 qui rsulte dun recouvrement partiel de la paire
diffrentielle par un plan de masse. Ensuite, nous observons une divergence de la valeur de
limpdance : la ligne ngative (N), contrairement la ligne (P), est couple avec deux autres
lignes disposes sur les couches suprieure et infrieure. Cette mesure confirme la tendance
des rsultats de simulations vus prcdemment aux paragraphes IV.1 et IV.2.
Ltude 2D, prsente au paragraphe IV.2 sur les lignes superposes, est base sur une
ligne seule, alors que la mesure, est ralise sur une paire diffrentielle, ce qui fait apparatre
un couplage supplmentaire et entrane une diminution plus importante de la valeur de
limpdance.
Cest pourquoi cette tude a t complte par des simulations 2D ralises dans une
configuration gomtrique identique celle mesure. Les rsultats pour une piste seule et
pour une paire diffrentielle sont prsents au tableau 13.
Quand les lignes sont couvertes par un plan de masse, limpdance mesure est similaire
limpdance calcule au paragraphe IV.1, dans le cas dune ligne seule. Dans cette
configuration, le couplage au plan de masse est prpondrant.
Piste seule
Isole Superposes
Grandeur
L (nH/m)
C (pf/m)
Z ()
Simulation
Magntostatique
Simulation Electrostatique
Impdance calcule
Paire diffrentielle
Isole
Superposes
558
560
560
560
77
85
174
57
125
67
217
51
tableau 13 : Rsultats des simulations 2D sur la superposition des pistes
95
tel-00505781, version 1 - 26 Jul 2010
figure 68 : Mesure TDR - Plan partiel et superposition de lignes
figure 69 : Reprsentation de la topologie de la paire diffrentielle
Les rsultats issus de la mesure sont bien confirms par ltude complmentaire du
scnario de superposition pour une ligne diffrentielle. Cette tude confirme donc les rsultats
obtenus laide des calculs analytiques et 2D sur limpact dun plan de masse et sur la
superposition de pistes.
V.4. Ligne droite et ligne sinueuse

La validation de ltude 3D du paragraphe IV.3 est effectue ici avec la mesure de deux
lignes droites et de deux lignes en serpentin. Nous avons choisi, au sein du bus, les signaux
les plus homognes : DQ1 et DQ3 pour les lignes droites et DQ41 et DQ46 pour les lignes
sinueuses (voir figure 70).
La figure 71 prsente les rsultats obtenus entre DQ1 et DQ46 et le dtail des mesures
pour obtenir une meilleure visibilit. Les mesures sont faites sur les deux extrmits de la
piste, une moyenne des deux courbes est ralise laide de Matlab pour limiter les
perturbations engendres par la dsadaptation de la liaison de la sonde au PCB.
La figure 72 montre successivement la mesure dune ligne sinueuse et dune ligne droite.
On mesure pour ces lignes une impdance de 47 pour la ligne sinueuse et de 51,5 pour la
ligne droite.
On retrouve la tendance observe daprs les rsultats des simulations 3D, o la ligne
sinueuse avait une impdance plus faible (46 ) que celle de la ligne droite (52 ).
96
figure 70 : Illustration des lignes droites et sinueuses mesures

DDR to FPGA
FPGA to DDR
DQ1 (droite)
DQ46 (sinueuse)
65
65
60
60
Impedance
Impedance
DQ1 (droite)
DQ46 (sinueuse)
55
55
50
50
45
45
40
100
200
300
time (ps)
400
500
600
100
200
DDR Superposition
300
time (ps)
400
500
600
DDR reconstitution
65
DQ1 (droite)
DQ46 (sinueuse)
65
DQ1 (droite)
DQ46 (sinueuse)
60
Impedance
60
Impedance
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La variation dimpdance caractristique engendre par le serpentin est donc confirme et

les valeurs dimpdance mesures sont trs proches des valeurs dimpdance dtermines
avec ltude 3D, comme nous le montre le tableau 14.
55
55
51.62
50
50
47
45
45
40
100
200
300
time (ps)
400
500
600
100
150
200
250
300 350 400

time (ps)
450
500
550
600
figure 71 : Mesure TDR - Etude des diffrences entre une ligne droite (DQ1) et sinueuse (DQ46)
97
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figure 72 : Mesure TDR - Etude des diffrences entre une ligne droite (DQ3) et sinueuse (DQ41)
Etude Simulation 3D
Mesure DQ1 vs DQ46
Mesure DQ3 vs DQ41
Piste droite
53
51,5
52
Piste sinueuse
45
47
46
tableau 14 : Synthse des rsultats thoriques et exprimentaux
Les mesures confirment ici les tudes 3D effectues auparavant et nous permettent de
matriser limpact dune ligne sinueuse sur limpdance caractristique. Cependant, cette
matrise dpend dune gomtrie bien prcise, prsente figure 73. Nous avons en effet vu que
pour un cart entre les serpentins suprieurs 3W et une hauteur de 1,3 mm, limpdance
tendait diminuer denviron 15 %. Nous pouvons prendre en compte cette tendance lors de la
dfinition de lempilage. La mise en uvre de ces lignes sinueuses entrane des temps de
routage importants, et la dfinition de limpact quengendre un motif de ce type ncessite la
mise en uvre dune simulation en trois dimensions. Il semble donc intressant dimposer des
motifs matriss, qui permettront un gain de temps aussi bien pour le routage que pour la
caractrisation de limpdance caractristique de la piste.
figure 73 : Gabarit matris pour une ligne sinueuse
Le motif prsent ici peut voir sa gomtrie voluer, mais uniquement dans le sens o lon
diminue la hauteur des serpentins et/ou on augmente lisolement. Dans le cas contraire
98
(augmentation des portions de lignes et/ou diminution de lisolement) la valeur de

limpdance caractristique va continuer baisser. Cette volution, qui nest pas prise en
compte par loutil de CAO, peut devenir suprieure 15 % et son valuation impose alors des
moyens de modlisation et de calcul importants. Au-del de la diminution de limpdance,
une structure o lisolement serait plus faible introduit une diaphonie supplmentaire entre les
serpentins [CHAO 2008] et engendrera des dlais supplmentaires dans la ligne et des effets
de dsadaptation amplifis sur les signaux [CHAO 2007].
V.5. Conclusion partielle
tel-00505781, version 1 - 26 Jul 2010
Ltude a port sur des mesures sur cuivre nu laide dun TDR pour caractriser les
impdances caractristiques des pistes ralises. Les mesures nous ont valid les calculs et les
simulations deux et trois dimensions prsents au cours du paragraphe IV.
Les mesures en rflectomtrie sont rapides mettre en uvre et permettent dobtenir une
image prcise de limpdance dune piste. Ce type de caractrisation semble tre un bon
compromis par rapport aux tudes 3D qui impliquent dimportants temps de modlisation et
de calcul. La validation gnrale de notre mthodologie pourrait facilement tre effectue
avec ce type doutil et sur chaque circuit imprim o lon pourrait implanter de faon
systmatique une ligne au sein du PCB pour des mesures post fabrication. Cela permettrait
dvaluer la fois la prcision de fabrication et les tolrances spcifies par le constructeur. Il
deviendrait galement possible dtudier de nouvelles gomtries. La systmatisation de ce
type danalyse ncessiterait peu de temps de mise en uvre et apporterait un suivi sur
lvolution des technologies et de la fabrication.
Ce suivi semble important aujourdhui car il permet de dfinir une mthodologie
cohrente, qui senrichit en fonction des volutions technologiques.
Aprs une description de loutil de simulation de Cadence ainsi que des limitations quil
prsente, nous allons dfinir limpact que des variations dimpdance caractristique peuvent
avoir sur les signaux travers des simulations temporelles.
VI.
TUDE DE LIMPACT DU ROUTAGE ET DE LA FABRICATION SUR LA
QUALIT DU SIGNAL
VI.1. Prsentation de loutil de simulation
Les outils de simulation dintgrit de signal permettent la mise en place dempilage et le
calcul des adaptations de lignes ncessaires dans des phases de pr-routage. Loutil cadence
permet en post-routage dextraire les topologies de piste sous la forme dun schma lectrique
quivalent. Il utilise un solveur lectromagntique (Bem2D) qui extrait les paramtres RLCG
des lignes de transmissions. Une configuration de loutil prend en compte tous les lments de
cuivre dfinis comme alimentation ou masse dans le calcul de limpdance caractristique de
la ligne extraite. Cet outil permet donc dobtenir une caractrisation prcise de chaque piste,
telle que celle reprsente figure 74.
Cependant, cette caractrisation prsente galement des limites ; les configurations de
pistes superposes sur des couches adjacentes et sur des longueurs significatives ne sont pas
correctement modlises ; la gomtrie du trac des pistes, qui modifie limpdance
caractristique, nest pas prise en compte dans le calcul. Une modlisation plus complexe
pour lensemble des pistes entranerait un surcot trop important en temps de modlisation et
99
de calcul. Il est cependant envisageable didentifier ces configurations et de proposer une

modlisation plus prcise si elle est demande par le spcialiste IS.
tel-00505781, version 1 - 26 Jul 2010
figure 74 : Extraction dune ligne sous Allegro PCB SI
Le modle des composants placs aux extrmits des pistes a galement une grande
influence sur les rsultats de simulation. Les modles utiliss ici sont de type IBIS (Input
Output Buffer Information Specification), dont la spcification v3.2 a t valide par la norme
ANSI/EIA-656-A [SYED 2000]. Face une architecture importante, ltape de recherche et
de validation [NS 2003] de modle peut tre longue et laborieuse. La validation du modle est
primordiale ; elle est effectue laide dditeurs spcifiques (par exemple model integrity).
L'diteur de modles permet de vrifier graphiquement les courbes des buffers et intgre
gnralement des vrificateurs de syntaxe. Une fois les erreurs de syntaxe corriges, il est
ncessaire de vrifier lintgrit des informations prsentes au sein du modle (tensions,
temps de monte, seuils, lments parasites, allure des courbes VI/VT) et de les comparer la
documentation des composants. Cette tape est importante car cest la validit du modle qui
fera la qualit de la simulation. Pour limiter les analyses de ce type chaque dbut
dimplantation de carte, nous avons mis en place une bibliothque de gestion de modles qui
recense les modles valids lors de prcdentes conceptions.
VI.2. tude de corrlation entre la mesure et la simulation

Lutilisation de loutil Cadence pour traiter les phnomnes de rflexion est dores et dj
bien matris. Ce paragraphe permet de valider travers une comparaison le fonctionnement
de loutil. Le support dtude est le vhicule de test, sur lequel une piste reliant les 2 FPGA
peut permettre dtudier le degr de validit de loutil de simulation.
VI.2.1. Conditions de la mesure

Les appareils utiliss pour cette mesure sont les suivants :
-
Oscilloscope Tektronix TDS5104B 1 GHz, taux dchantillonnage de 5 GS/s.

Sonde Tektronix P6245 de bande passante de 1,5 GHz, Re=1 M, C<1 pF.
La bande passante dun signal numrique est dfinie par la frquence Fknee [BOGATIN
2004] [PAUL 2006]. La figure 76 montre la reprsentation asymptotique de lenveloppe du
spectre du signal S(t). Au dessus de la frquence 1/Tr, les amplitudes des raies diminuent
trs fortement. On peut considrer que le spectre est ngligeable partir de cette frquence.
Loccupation spectrale dpend donc ici directement du temps de monte.
100
figure 75 : Reprsentation asymptotique de lenveloppe du spectre dun signal
Fknee =
1
.T min
[19]
tel-00505781, version 1 - 26 Jul 2010
En ralit loccupation spectrale dfinie ici par Fknee dpend du temps de commutation le
plus rapide entre le temps de monte et le temps de descente.
Les signaux de type LVTTL 3V3 tudis ici, prsentent une largeur de bande de prs de
500 MHz. Les appareils dont nous disposons sont donc adapts pour la mesure suivante. Pour
optimiser la boucle de masse introduite par les accessoires de raccord de la sonde, nous
utilisons une adaptation de sonde twin tip adapter et un support ( socket SQ Pin ) pour
aligner la pointe de mesure et de masse, ce qui permet de raliser une mesure la plus propre
possible et de conserver la bande passante de la sonde (figure 76).
figure 76 : Limitation de la boucle de courant introduit par la masse de la sonde
VI.2.2. Conditions de simulation

La configuration prsente par le tableau 15 est celle utilise pour la simulation. La
configuration de loutil pour les tudes de rflexion est simple : aprs extraction du modle de
la ligne et insertion dun modle de sonde au niveau du point de mesure, il suffit de configurer
le driver et le rcepteur de la ligne. Enfin, il est ncessaire de configurer le paramtre cut of
frequency en fonction de la frquence Fknee des signaux simuls. Il est noter quune
simulation plus fine peut tre effectue en tenant compte des ruptures dans le plan.
101
Frquence de coupure
Rsolution de la courbe
Frquence driver
Driver
Rcepteur
Modlisation Point de test
Plan Parfait / Rel
Valeurs par dfaut

0 GHz
10 ns
50 MHz
Pulse
Tristate
via
Parfait
Valeurs dfinies
1 GHZ
100 ps
50 MHz
Pulse
Tristate
Modle de sonde
Parfait
tableau 15 : Dfinition du paramtrage de loutil vs paramtres par dfaut
tel-00505781, version 1 - 26 Jul 2010
VI.2.3. Validation des rsultats de simulation

La figure 77 prsente la mesure et la simulation dun signal classique. La concordance des
rsultats est satisfaisante. On observe quelques diffrences de niveaux, mais elles restent
minimes. Un modle de sonde plus avanc et la prise en compte des plans rels pourraient
certainement amliorer la corrlation des rsultats.
Cette brve tude nous a permis de valider le fonctionnement de loutil de simulation.
Nous allons maintenant terminer cette partie en nous basant sur les rsultats de simulations
qui seront obtenus en utilisant cet outil.
figure 77 : tude de corrlation entre la simulation (courbe rouge) et la mesure (courbe bleue)
102
VI.3. tude de limpact de la variation de limpdance sur lallure dun signal
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Les paragraphes IV et V nous ont permis de dfinir limpact que pouvait engendrer un
routage haute densit dintgration (HDI) sur limpdance caractristique des pistes. Nous
avons montr quil pouvait exister des variations de lordre de 15 % dues au trac de la ligne,
ainsi que des variations plus importantes, jusqu 100 %, dans des configurations de
superposition de pistes. Nous allons maintenant tudier des rsultats de simulation effectus
dans le cas dune ligne de 15 cm extraite de la carte laide de loutil Allegro PCB SI. Nous
avons dj prsent sur la figure 74 les informations physiques de la piste extraite, le driver et
son adaptation srie, ainsi que la descente dans les couches infrieures avec les lignes MS6 et
SL8 par lintermdiaire des micro-vias VIA1 et VIA10. Ces segments de piste sont de trs
courtes longueurs (700 m) dans un souci de matrise de limpdance caractristique de la
piste. La quasi-totalit de la piste (130 mm) se trouve sur la couche 3 (SL9 et SL10). Cest sur
cette partie de la piste que nous allons faire varier les diffrents paramtres pour dfinir
limpact des modifications dimpdance sur lallure des signaux. La frquence utilise est de
50 MHz et les drivers sont de types ALVCH 3.3 V (Advanced Low Voltage CMOS with bus
Hold).
La figure 78 prsente les rsultats de simulations de la ligne pour plusieurs valeurs de
rsistance dadaptation. Ces simulations illustrent limportance dadapter la ligne et laissent
apparatre un compromis entre la rsistance 35 , qui nlimine pas tout fait le dpassement
ltat bas, et celle de 50 qui rduit la marge de bruit.
Les simulations suivantes prsentent limpact des variations dimpdance sur lallure des
signaux avec une adaptation srie de 35 , rsultats prsents la figure 79, puis pour une
rsistance de 50 , comme montr dans la figure 80. Pour modliser la modification de
limpdance sur une partie de lquipotentielle, la ligne extraite a t modifie : nous avons
fait varier son impdance caractristique de plus ou moins 50 % par rapport sa valeur
initiale de 50 sur la moiti de la longueur.
figure 78 : Simulations de la ligne avec diffrentes adaptations sries (R=0 ; R=35 ; R=50 )
103
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figure 79 : Simulation dune ligne avec variation dimpdance (Rsrie = 35 )
figure 80 : Simulation dune ligne avec variation dimpdance (Rsrie = 50 )
104
VI.4. Conclusion partielle

Ces simulations illustrent limpact ngatif que peut avoir une variation dimpdance
caractristique sur les signaux. Quand limpdance caractristique de la ligne diminue, les
simulations laissent apparatre une sensible diminution des marges de bruits, et quand elle
augmente nous remarquons lapparition de dpassements. Dans le cas prsent nous avons vu
que ladaptation la plus approprie est de 35 . Malgr un lger dpassement pour une
dsadaptation de 80 , les marges de bruits sont plus importantes et il napparait aucun
franchissement de seuil.
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VII.
CONCLUSION ET PERSPECTIVES
Nous avons, travers ce chapitre, caractris limpact de la fabrication sur la valeur de

limpdance caractristique. Les rsultats obtenus sur les structures aprs fabrication ont
montr que les tolrances spcifies par les constructeurs taient respectes. Cette tude a
cibl la variation de lpaisseur des dilectriques et nous a permis de constater que les
tendances par rapport aux spcifications taient la baisse, ce qui induit une diminution de
limpdance caractristique dans les diffrentes couches. Les processus semblent donc ce
jour bien matriss et permettent dobtenir une variation des valeurs dimpdance
caractristique infrieure 10 %. Par une seconde partie, nous avons trait limpact dun
routage complexe et haute densit sur la valeur de limpdance caractristique. Nous avons
montr que les variations pouvaient tre importantes jusqu 33 % et mme 100 % dans le cas
de superposition de piste, ou lors du recouvrement partiel dune piste par un plan de
fermeture. Enfin, la comparaison dimpdance entre une ligne droite et une ligne sinueuse a
permis dobserver des diffrences de lordre de 15 %. Les rsultats obtenus ont t valids par
une campagne de mesure effectue laide dun rflectomtre.
Nous avons ensuite valid la dmarche et les logiciels de simulation mis en uvre
travers la confrontation des rsultats de simulation avec les mesures. La prcision des rsultats
dpend de la gomtrie du routage. Le logiciel dextraction des paramtres caractristiques
des pistes parvient dtecter les plans de masse partiels, mais il ne sait pas identifier les
configurations de superposition de lignes, et il caractrise de la mme faon une ligne droite
et une ligne sinueuse. Ces deux points illustrent les limites des outils de simulation. Au-del
de ces limitations, les simulations nous ont montr que les variations dimpdance
caractristique engendres par le routage craient dimportantes perturbations sur lallure des
signaux.
Enfin, la qualit des rsultats de simulation reste soumise la validit des modles IBIS
utiliss. Le spcialiste IS doit matriser ces limites et tre capable didentifier les
configurations mal caractrises pour effectuer, si besoin, des analyses complmentaires dans
le cas de signaux critiques.
Cette analyse nous a galement permis de dfinir des rgles qui imposent des
configurations de gomtries supprimer des routages comme par exemple la superposition
de pistes, mais aussi dtablir un motif de ligne sinueuse que lon matrise aujourdhui et qui
permet de rester dans un mode transverse lectromagntique (TEM). Les dimensions de ce
motif seront donc imposes limplanteur pour viter des scnarios, non dtectables par
loutil de simulation, qui engendreraient des variations importantes de limpdance mais
galement des retards dus aux couplages par diaphonie des diffrents serpentins entre eux.
105
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Enfin, nous avons tudi dans ce chapitre les outils de simulation et de mesure qui nous
permettent dobtenir des informations complmentaires celles dlivres par les outils de
CAO et qui prsentent certaines limitations. Un processus de conception et des rgles sont
essentiels dans ltude des impdances caractristiques. Cette volution ncessite une
expertise supplmentaire et systmatique.
Les outils 2D et 3D permettent dtudier de nouvelles gomtries ou limpact de
nouveaux procds de fabrication, tude qui pourrait galement tre complte par lanalyse
de coupons et de micro-sections. Cependant ce type dtude peut occasionner des temps
danalyse et de calcul importants.
Lutilisation dun TDR semble donc tre le bon compromis pour des tudes rgulires a
posteriori. La mesure est simple et facile mettre en uvre ; ltude du motif de lignes
superposes au V.3 nous a montr que les rsultats taient simples interprter. Une mesure
systmatique sur une ligne test ou sur un motif sensible nous permettrait de dceler
rapidement le non respect des tolrances lors de la fabrication du cuivre.
Aujourdhui ltude de la rflexion pour des signaux classiques est un phnomne bien
matris. Pour complter nos comptences dans les tudes dintgrit de signal, il est faut tre
capable de caractriser ces phnomnes dans ltude de liaisons multi-gigahertz.
Le vhicule de test a permis danticiper ce besoin et, ce jour, une premire tude de
corrlation a t effectue. Une tude sera donc ncessaire dans le futur pour recenser les
outils et les mthodes de modlisation permettant de caractriser les liens sries rapides.
106
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Chapitre IV : La diaphonie
CHAPITRE IV
LA DIAPHONIE
107
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108
I. PRISE EN COMPTE DE LA DIAPHONIE PAR LA CAO
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Ltude de la diaphonie sur une carte lectronique ncessite la mise en uvre de multiples
tapes. Cela commence par ltude du PCB pour dtecter les ventuelles zones de couplage.
Cette tape permet de dcomposer lensemble du systme en tronons. Ensuite, les
informations gomtriques des diffrents tronons sont extraites pour calculer les capacits et
inductances liniques des lignes et des couplages. Une fois que les lignes agresseur et victime
sont modlises, une simulation temporelle est effectue [PSPICE 2000] de faon obtenir
les niveaux de tensions induites sur les conducteurs victimes. Cette mthodologie a t
retenue par loutil de simulation Allegro PCB SI [WILLIS 2003].
Le logiciel tudie les signaux victimes slectionns par lutilisateur et dtermine les
zones de couplage engendres par des conducteurs agresseurs environnants. La
configuration de loutil est importante : il est possible de dfinir la fois une fentre de
visualisation autour du signal victime au sein de laquelle les signaux prsents sont considrs
comme des agresseurs potentiels, mais galement la longueur minimale de couplage partir
de laquelle on tient compte du couplage. Pour chaque tronon dtect, loutil dtermine les
paramtres RLCG du systme. Il associe ensuite les modles de simulation comportementaux
de type IBIS et effectue une simulation temporelle paire dans le cas o les signaux se
propagent dans le mme sens (EVEN) et/ou impaire sils se propagent dans un sens opposs
(ODD). La simulation est effectue avec le front (montant ou descendant) le plus rapide. Une
fois la simulation acheve, loutil dlivre la valeur maximale entre la tension induite
rsultante en dbut (NEXT) et en fin de ligne (FEXT).
A partir de ces diffrents lments, nous allons tudier et valuer le fonctionnement de
loutil travers des tudes thoriques et des mesures sur le vhicule de test (figure 81).
figure 81 : Dfinition de ltude mise en uvre
La premire et la deuxime partie du chapitre sont consacres ltude de la modlisation

effectue par loutil SigXplorer dans la caractrisation des couplages travers un systme
simplifi. La validation de la mthode utilise ncessite la mise en uvre dun modle de
simulation.
109
Ltude dun couplage complet est ensuite effectue aprs une prsentation prcise des
possibilits quoffre Allegro.
La troisime partie permet dobserver la tendance des rsultats de simulation issus de
loutil Allegro. La quatrime partie tudie la validit des choix mthodologiques et des
rsultats de simulation de loutil travers une campagne de mesure.
Les diffrents motifs de diaphonie implants sur le vhicule de test (tableau 16) sont
analyss dans une dernire partie de faon quantifier le bruit induit par des scnarios
couramment rencontrs. S reprsente la distance entre deux pistes en largeur et H lisolement
en hauteur. W reprsente un isolement gal la largeur dune piste, typiquement 120m ici.
Scnario 1
Scnario 2
Scnario 3
Scnario 4
H=70 m
S=0 m
H=250 m
S=0 m
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H=0 m
S = 2W/3W/4W
Scnario 5
H=0 m
S=2W/3W/4W
Scnario 6-0,5W
Scnario 6-1W
Scnario 7
H=185 m
S=0 m
H=70 m
S=60 m
H=70 m
S=1W (120 m)
H1=65m/H2=70 m
S=2W (240 m)
tableau 16 : Prsentation des scnarios implants sur le vhicule de test
Les gomtries exposes ci-dessus reprsentent la zone de couplage du scnario. Les

scnarios sont implants avec des longueurs de couplage qui varient entre 1 mm et 180mm.
II. ETUDE THEORIQUE DUN SCENARIO DE DIAPHONIE

A travers ce paragraphe nous allons tenter de valider les rsultats issus de loutil de
simulation de faon thorique. Pour cela, nous allons nous baser sur un des scnarios mise en
uvre sur le vhicule de test et tudier la caractrisation des modles de ligne et les rsultats
temporels issus de loutil Allegro laide de simulations par lments finis et dun modle de
simulation sous SPICE. Le scnario 1 avec un couplage de 180 mm et un isolement de
1W=120 m, soit une distance entre piste de 240m est choisi (figure 82).
S=2W
figure 82 : Schmatisation du motif tudi (coupe / vue de haut)
Lextraction faite par loutil de simulation est trs fine, et lensemble de la topologie est
modlis, ce qui comprend les lignes et les vias permettant dacheminer les signaux du driver
au rcepteur. Ces deux lignes ont une longueur totale avoisinant 330mm, loutil va donc
dtecter de nombreuses zones de couplage.
110
II.1.Rsultats issus de SigXplorer
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La figure 83 prsente la topologie de la ligne agresseur et de la ligne victime extraite par

SigXplorer.
figure 83 : Scnario 1-extraction de deux lignes couples avec loutil SigXplorer de Cadence
Chaque tronon coupl ou non est dfini par une longueur et une impdance. Limpdance
est diffrentielle dans les zones de couplage ou reprsente limpdance propre de chaque ligne
dans les zones considres comme non couples.
On obtient donc une modlisation fine du couplage entre le conducteur agresseur et
victime (80 tronons non coupls et 36 tronons coupls).
Lextraction comprend la description des buffers, auxquels sont associs les modles
IBIS. Enfin, chaque via li un changement de couche ou un accs la mesure est modlis
(soit 14 vias : 12 vias et 2 vias enterrs).
Les lignes ont une impdance proche de 50 sur lensemble de leur topologie. Aucune
terminaison srie nest implante et les rcepteurs ont des entres haute impdance. A partir
de cette extraction nous pouvons dfinir ltat des buffers agresseurs et victimes et effectuer
une simulation.
La figure 84 prsente la tension induite au dbut (NEXT) et la fin (FEXT) du conducteur
victime, paramtr ltat 0, lorsquun front montant est prsent sur le conducteur
agresseur. Dans cette configuration les signaux victime et perturbateur se propagent dans un
sens oppos ; le couplage est donc considr comme impair (ODD).
Afin de dterminer leffet du couplage principal et au vu de la complexit de lextraction
prsente ci-dessus, nous dcidons deffectuer lanalyse thorique sur le tronon prsentant le
couplage de 180 mm. La simulation du couplage seul est prsente la figure 85.
Les rsultats de simulation permettent dobserver le comportement du signal agresseur en
dbut et fin de ligne et donnent ainsi des informations sur limpact des terminaisons et sur
ladaptation des signaux.
111
Overshoot
Temps de
propagation
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figure 84 : Simulation de la topologie complte du scnario tudi
Le signal agresseur prsente une dsadaptation engendrant un overshoot au niveau du

rcepteur. On note galement, en dbut de ligne, un niveau intermdiaire introduit par le pont
diviseur form par la rsistance interne du driver et limpdance caractristique de la ligne. Ce
niveau dure deux fois le temps de propagation de la ligne et apparat dans le cas o le buffer
en rception est haute impdance.
On obtient sur le conducteur victime les tensions induites en dbut et en fin de ligne. La
longueur des interconnexions totale tant proche de 330 mm, la tension induite en dbut de
ligne napparait pas directement aprs lapparition dun front sur le conducteur agresseur.
La figure 85, malgr ltude du couplage seul, permet dobserver des niveaux de tension
similaires ceux obtenus avec une simulation complte de la topologie (figure 84).
Agresseur Driver
Agresseur Receiver
figure 85 : Simulation du scnario simplifi (couplage de 180 mm seul)
112
Dans la suite, ltude de la mthode thorique de loutil Allegro se basera sur le tronon
de la topologie reprsentant le couplage de 180 mm. Nous dfinirons les lments liniques
du couplage laide de simulations lments finis. Puis nous tudierons la perturbation
induite dans un cas thorique (adapt) puis dans une configuration proche du vhicule de test
laide de simulations Spice.
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II.2.Etude des paramtres liniques

A partir de loutil Allegro, il est possible de rcuprer les lments RLCG calculs lors de
ltude de linterconnexion. En reprenant les lments gomtriques des lignes et en les
modlisant par lments finis sous Maxwell 2D, nous pouvons calculer les inductances et
capacitances liniques afin de les comparer avec celles obtenues sous Allegro.
Les figures ci-dessous (figure 86-a/figure 86-b) reprsentent les simulations
lectrostatique et magntodynamique qui permettent de dterminer les lments capacitif et
inductif du couplage. Dans la figure 86-a, lamplitude du champ lectrique va de 0 V/m
42,4 .103 V/m. Pour la simulation magntodynamique figure 86-b, nous avons choisi une
frquence de 1 GHz, et lamplitude du champ magntique H stend de 0 A/m 9,4.103 A/m.
Le tableau 17 compare les matrices RLCG calcules par loutil SigXplorer et celles obtenues
laide des simulations sous Maxwell.
(a)
(b)
figure 86 : Simulations (a) lectrostatique et (b) magntodynamique issues de Maxwell 2D
C (F/m)
L (H/m)
R (/m)
G (S/m)
SigXplorer
Maxwell 2D
103 p 27 p
27 p 103 p
450n 118n
118n 450n
104 p 28 p
28 p 104 p
484n 150n
150n 484n
8.23 0.000
0.00 8.23
0.00 0.000
0.00 0.000
53.5 0.000
0.00 53.5
0.00 0.000
0.00 0.000
tableau 17 : Comparaison des lments liniques issus de SigXplorer et de Maxwell 2D
Les rsultats sont trs semblables en ce qui concerne la matrice [C], alors que les valeurs
calcules pour la matrice [L] sont plus grandes sous Maxwell 2D que celles issues de
SigXplorer. Enfin les rsultats sont trs diffrents pour ce qui concerne la matrice [R].
113
La diffrence sur la matrice [R] est due au fait que loutil SigXplorer calcule cette dernire
en statique (DC) (quation [20]) :
R=
.L
S
[ / m]
[20]
Soit, avec les dimensions des pistes, une rsistance linique R de 8.33 /m. Par contre,
Maxwell 2D calcule R en tenant compte de leffet de peau et de la rpartition du courant au
sein du conducteur la frquence spcifie (1GHz). La rsistance obtenue est donc plus
leve. Le calcul de la rsistance R est sous-estim en hautes frquences par SigXplorer, ce
qui peut entraner des amortissements doscillations plus faibles, dans les simulations Allegro,
que ceux observs en ralit.
Loutil Allegro ne semble pas utiliser de simulation magntostatique ou
magntodynamique pour le calcul de la matrice inductance linique [L], mais dduire celle-ci,
partir de la matrice [C] issue de la simulation lectrostatique, laide de lquation [21] :
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[L][. C ] =
1
2
VP
[21]
O VP reprsente la vitesse de propagation du signal dans la piste (en supposant le milieu

homogne).
VP =
TP =
r
1
VP
[22]
[23]
Soit pour calculer la matrice inductance [L] :
[ L] =
1
.[C ]1
2
VP
[24]
Avec [C] la matrice issue dAllegro et en prenant comme valeur pour la permittivit du
dilectrique r=3,9 nous obtenons :
449.9n 117.6n
L=
117.6n 449.9n
Soit une matrice [L] quasi-identique celle calcule par SigXplorer (tableau 17). Ce
rsultat a t galement observ pour dautres configurations.
Le fait que la matrice [L] soit dfinie partir de la matrice [C] entrane une sousestimation systmatique des inductances, surtout en basses frquences.
De plus, dans le cas du calcul des tensions NEXT et FEXT pour deux lignes parfaitement
adaptes aux deux extrmits (quations [11] et [13]), ce mode de calcul revient rendre gal
le terme Cm/C du couplage lectrique et le terme Lm/L du couplage magntique. Dans cette
configuration la tension FEXT est annule (quation [13]).
Le paragraphe qui suit va nous permettre de mettre en vidence ces diffrences en
comparant les rsultats dAllegro ceux que nous obtenons en simulant la mme
configuration en utilisant Pspice.
114
II.3.Etude du couplage sur une ligne adapte

Comme nous lavons vu au chapitre I, il est possible, dans le cas dun systme adapt, de
dfinir, laide de formules analytiques, la tension perturbatrice qui sera prsente en dbut et
en fin de ligne (cf. quations analytiques [11], [12] et [13] associes la figure 16).
Le tableau 18 rassemble les valeurs des tensions induites, temps de propagation et
impdances calcules laide des quations et des matrices [C] et [L].
Vnext (mV)
Vfext (mV)
TP (ns)
Z0 ()
SigXplorer
216
-0,095
1,23
66
Maxwell 2D
239
-47
1,28
68
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tableau 18 : Tensions induites calcules partir des donnes issues de SigXplorer et de Maxwell 2D
Malgr une diffrence sur les moyens mis en uvre pour dfinir les lments liniques,
les rsultats obtenus laide des quations analytiques sont proches, lexception de la
tension de FEXT. Nous retrouvons comme prvu une valeur quasi-nulle avec les paramtres
issus dAllegro.
Pour une meilleure interprtation de ces rsultats, nous avons inject les paramtres
RLGC dans un simulateur Spice. Le but est dtre dans une configuration de simulation avec
les lignes adaptes. De cette faon, les rsultats obtenus doivent tre similaires aux niveaux
dfinis laide des calculs analytiques. Chaque ligne est donc termine par deux rsistances
gales Z0 en dbut et en fin de ligne. Le driver est dfini comme un signal trapze paramtr
avec des niveaux (tensions et temps de commutations) correspondant ceux dcrits dans le
modle comportemental (IBIS) du composant.
La modlisation des lignes couples se fait sous PSpice laide du composant T2coupled
[PSPICE 2000]. Il correspond au couplage de deux lignes identiques. Les paramtres
renseigner sont les valeurs RLCG des lignes ainsi que la capacit et linductance de couplage.
Les valeurs de capacits C11 et C22 des matrices calcules laide doutil 2D ne reprsentent
pas les capacits intrinsques des lignes agresseur et victime, mais la somme de la capacit
mutuelle et de la capacit intrinsque de chaque ligne comme prsent la figure 87. Cette
matrice obtenue partir de loutil 2D est gnralement appele matrice de Maxwell .
C12
C1G
C2G
figure 87 : Reprsentation des diffrentes capacits pour deux lignes couples
115
- C12
C11 = C1G + C12
CMaxwell =
[F/m]
- C12
C22 = C2G + C12
Loutil devra donc tre paramtr avec les valeurs calcules dans le tableau 19, qui
permettent de dfinir la matrice Spice .
C12
C11 - C12
CSpice =
[F/m]
C22 - C12
C12
CMaxwell [F/m]
CSigXplorer [F/m]
76p
27p
27p
76p
76p
28p
28p
76p
CSpice [F/m]
48p
28p
28p
48p
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tableau 19 : Dfinition de la matrice Spice
Les figure 88 et figure 89 prsentent le systme paramtr avec les matrices issues
dAllegro dfinies ci-dessus et les courbes obtenues aprs simulation.
figure 88 : Caractrisation du couplage sous Pspice dans le cas dune configuration adapte
1,3ns
figure 89 : Simulations Spice-FEXT/NEXT en fonction des matrices issues de SigXplorer et Maxwell

116
Nous retrouvons les valeurs maximales calcules analytiquement au tableau 18 avec des
timings cohrents. En reprenant les courbes NEXT-2D et FEXT-2D, on observe une tension
sur la courbe NEXT qui dure environ 4,5 ns (2TD + Tr). Au bout de 1,3 ns (TD) une tension
perturbatrice apparat en FEXT et dure environ 1 ns (Tr).
Ces rsultats montrent que nous matrisons les outils thoriques permettant de dterminer
les amplitudes maximales des tensions induites en dbut et fin de ligne, partir de la
gomtrie dun couplage et dans le cas dun systme adapt. Cependant, on observe bien une
diffrence sur les tensions NEXT, du fait des mthodes de calcul employes pour dterminer
les matrices inductance. Il est ncessaire dvaluer si les diffrences obtenues dans cette
configuration (adapte) se retrouvent aussi dans une configuration identique celle de nos
cartes (non adapte).
II.4.Etude du couplage dans la configuration du vhicule de test
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Dans cette partie, on souhaite paramtrer le systme sous PSPICE de faon ce quil soit
reprsentatif du vhicule de test. Il faut modliser le comportement des drivers et modifier les
adaptations de ligne.
Dans le but de comparer les rsultats ceux obtenus dans un cas adapt, on choisit de
reprsenter les buffers rcepteurs comme des circuits rsistifs et non par une modlisation
capacitive qui modifierait ltat transitoire. Les rsultats qui nous intressent tant les niveaux
maximum de tension induite.
La modlisation des buffers (rcepteurs) est donc simple car ntant pas adapts, ils se
comportent comme des circuits haute impdance. On choisit donc de les modliser par des
rsistances de 1M. En ce qui concerne les drivers, on les modlise par un signal trapze,
identique celui utilis auparavant, associ une rsistance srie dfinie laide du modle
IBIS, qui reprsente limpdance interne du buffer [WESTERHOFF 2005]. On dtermine la
valeur de limpdance interne du buffer laide de la courbe Pull up du modle IBIS.
En effet, le signal issu du driver atteint sa valeur finale, 3,3 V, au bout de 2TD. Le reste du
temps il est port une valeur intermdiaire, dfinie par le pont diviseur de tension du
systme. Le courant et la tension associs cette valeur intermdiaire permettent de dfinir
limpdance interne. Dans le cas prsent, la tension du driver est 3,3 V, et il est connect
une ligne de 66 . Le buffer devra donc pouvoir fournir un courant de 50mA.
figure 90 : Courbes Pull up issues du modle IBIS du driver LVTTL 3V3
117
La
figure 90 prsente la courbe pull up issue du modle IBIS. Si lon trace la droite
correspondante (50 mA/3,3 V), on obtient le point de fonctionnement nous donnant ltat
intermdiaire, soit environ 1,2 V et 32 mA. Nous obtenons donc, laide de la loi dohm, une
impdance interne de buffer de 37,5 .
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La figure 91 prsente la caractrisation dun couplage dsadapt, qui sera configure avec
les matrices issues de SigXplorer et de Maxwell. On comparera ces deux systmes la courbe
obtenue sous lenvironnement Allegro (figure 92).
figure 91 : Caractrisation du couplage sous Pspice dans le cas dune configuration non adapte
Le tableau 20 prsente les maxima et minima relevs sur les diffrentes courbes.
Tension (mV)
V_next_max
V_next_min
V_fext_max
V_fext_min
Allegro
130
-68
430
-255
Pspice_SigXplorer_M
187
-56
420
-170
Pspice_2D
220
-77
475
-260
tableau 20 : Comparaison des tensions induites observes sous Allegro et celles issues de ltude thorique
figure 92 : Tensions NEXT et FEXT - Rsultats de simulation issus dAllegro
118
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figure 93 : Tensions FEXT sous SPICE suivant les matrices issues de Maxwell et de SigXplorer
figure 94 : Tensions NEXT sous SPICE suivant les matrices issue de Maxwell et de SigXplorer
Si lon prend comme rfrence la courbe issue dAllegro (figure 92) et quon la compare
aux signaux prsents figure 93 et figure 94 :
- Lallure des signaux FEXT et NEXT corrle avec les courbes dont les paramtres de
couplage sont calculs laide de Maxwell 2D (courbes _2D). En ce qui concerne les
niveaux, les 2 courbes sont pratiquement identiques pour le signal FEXT, mais diffrentes
pour les niveaux du signal NEXT.
- Les courbes dont les paramtres RLCG sont extraits de SigXplorer ne permettent pas de
retrouver lallure de la courbe issue dAllegro. Un certain nombre dessais nous ont permis de
dterminer que pour retrouver une cohrence entre ces deux simulations, il fallait paramtrer
loutil Pspice, non pas avec la capacit propre du conducteur (C11), mais avec la capacit
propre additionne aux capacits de couplage (C1G). Configuration prsente par la courbe
SigXplorer modifie (Courbes_SigXplorer_M).
Lallure des signaux est cohrente pour lensemble des simulations. Les valeurs
minimales et maximales sont proches pour lensemble des mthodes utilises (tableau 20). On
retrouve des carts pour la tension NEXT maximale, cependant la diffrence note entre
119
Pspice_SigXplorer_M et Pspice_2D tait attendue. En effet, nous obtenons en simulation 2D

un rapport dinductance plus grand que celui calcul par SigXplorer. Comme la tension
NEXT est proportionnelle ce rapport, son amplitude est plus importante.
On peut noter galement des carts entre les niveaux des simulations Allegro et
Pspice_SigXplorer_M, qui ont pourtant un paramtrage identique. Cela est d la
modlisation des buffers dentre/sortie. La modlisation faite sous Pspice est simplifie et
introduit des diffrences visibles, notamment sur lallure des signaux agresseurs.
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On remarque ici que lamplitude de la tension applique est diffrente entre les deux
simulations : releve sur le premier palier, elle vaut 1,84 V (figure 95-a) (simulation Allegro),
contre 2 V (figure 95-b) (simulation Spice) avec les paramtres issus de SigXplorer. Ainsi,
lamplitude de la tension induite en dbut de ligne, directement lie celle de la tension
applique par le driver, est survalue dans le cas de la simulation sous SigXplorer.
(a)
(b)
figure 95 : Comparaison de lallure du driver modlis sous Allegro (a) celui modlis sous Pspice (b)
II.5.Conclusion partielle
Cette tude nous a permis de comprendre le fonctionnement de loutil Allegro dans
ltude de la diaphonie. Tout dabord, nous avons dtermin que, cet outil calcule la matrice
inductance linique [L] partir de la matrice [C] issue de la simulation lectrostatique. Cela
entrane dans un cas thorique de lignes adaptes la compensation des couplages capacitifs et
inductifs, et donc une annulation du couplage en bout de ligne (FEXT). Une simulation par
lments finis nous a permis de constater que les rsultats obtenus pour la matrice inductance
taient diffrents et nentranaient pas cette compensation complte des deux couplages. Cela
met en avant une limitation par rapport la prcision des rsultats obtenus.
Ensuite, nous nous sommes placs dans une configuration raliste, reprsentative des
conditions observes sur le vhicule de test. Nous avons obtenu avec lassociation des
simulations 2D et Pspice des rsultats trs satisfaisants. La simulation Pspice ralise avec les
donnes RLCG issues de loutil SigXplorer, nous a permis de dterminer quil tait ncessaire
de configurer les modles Pspice de faon spcifique. Il faut utiliser la valeur de C1G pour
paramtrer la capacit propre de la piste de faon dsquilibrer le rapport entre les couplages
lectriques et magntiques et compenser la simplification faite lors du calcul de la matrice
inductance.
Enfin, la comparaison des trois simulations fait apparatre une divergence sur les valeurs
maximales. Ces dernires sont dues la fois aux divergences notes sur le calcul des valeurs
dinductance, mais galement par la modlisation simplifie des buffers dentres/sorties.
Au-del du fonctionnement de loutil, nous sommes aujourdhui capables de prdire
lallure des courbes de faon thorique dans le cas dun systme de lignes adaptes laide
120
dquations analytiques. Cependant, sur nos circuits, la plupart des lignes ne prsentent pas
les adaptations ncessaires lapplication de ces quations. De plus, les topologies sont
composes de multiples tronons ce qui complexifie le calcul analytique des diffrents
niveaux de tension. Nous utilisons alors des simulateurs de type Spice, associs des outils de
simulation par lments finis pour calculer les paramtres RLCG. La modlisation du
comportement des buffers dentre/sortie reste complexe et limite la prcision des niveaux de
diaphonie. Cependant, lallure et les niveaux des signaux obtenus par cette mthode sont
reprsentatifs des rsultats issus de loutil Allegro.
III. ETUDE SUR UNE TOPOLOGIE COMPLETE
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III.1. Introduction
Nous avons tudi comment loutil Allegro calculait les tensions induites dans le cas dun
couplage localis. Le but est maintenant de valider ces rsultats de simulation sur une
topologie complte. Nous prsentons dans cette partie ltude de deux cas mis en uvre sur le
vhicule de test. De cette faon, nous pourrons dcrire la mthodologie danalyse et
confronter nos rsultats thoriques avec ceux issus dAllegro. Ces rsultats seront galement
compars des mesures ralises sur le vhicule de test.
III.2. Etude laide dAllegro PCB

Lanalyse du PCB seffectue laide de loutil Constraint Manager permettant de
mettre en uvre des contraintes de routage gomtriques et lectriques. Aprs lassociation
des modles, le paramtrage et la dfinition des contraintes, il est possible deffectuer de
multiples simulations. A partir des rsultats obtenus, un indicateur met en avant les signaux
risque qui ne respectent pas les marges dfinies.
Le tableau 21 prsente les choix de paramtrage de loutil ncessaires ltude du
vhicule de test. La liste nest pas exhaustive mais elle comporte les paramtres les plus
importants et les plus complexes spcifier.
Frquence de coupure
Fentre danalyse
Longueur min de couplage
Rsolution de la courbe
Plan Parfait / Rel
Valeurs par dfaut

0 GHz
10 mils
300 mils
10 ns
Parfait
Valeurs dfinies
1 GHz
25 mils
30 mils
100 ps
Parfait
tableau 21 : paramtrage de loutil Constraint Manager
Les technologies de buffer sont de plus en plus performantes, ce qui amplifie les
phnomnes parasites. Il est donc ncessaire que la frquence de coupure soit dfinie en
fonction de la vitesse du driver. Ce paramtre sera dfini laide de la frquence Fknee.
La fentre danalyse prsente la figure 96, dpend de la structure du circuit imprim.
Par dfaut, elle est de 254 m (10 mils), ce qui reprsente pour nos gravures peine plus de
deux fois la largeur usuelle dune piste (W=120 m). les tudes antrieures montrent que la
hauteur de la fentre doit dpendre de lespacement maximum entre les diffrentes couches
dans les parties internes et externes de lempilage. Sur le vhicule de test, nous avons un
espacement de 250 m maximum. La valeur par dfaut est donc convenable. En ce qui
121
concerne la largeur de la fentre, nous avons vu que les perturbations, pour de grandes
longueurs de couplages, pouvaient tre importantes avec des isolements de 5W. Cest
pourquoi nous avons choisi une largeur de 25 mils (soit 5,3W). Nous ngligeons les couplages
avec les pistes situes au-del de cette fentre.
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figure 96 : Reprsentation de la fentre danalyse
Un autre paramtre important est la longueur minimale de couplage partir de laquelle

loutil tient compte dun couplage entre deux lignes. Les circuits tudis prsentant de fortes
densits de signaux, il est impossible dempcher des couplages la sortie des broches des
composants. Cela engendre de nombreuses longueurs de couplage de lordre du millimtre,
difficiles matriser. De ce fait, plus la densit est importante, plus il est ncessaire de
prendre en compte ces couplages. Nous choisissons alors une valeur de 30mils permettant
den tenir compte.
Enfin, la rsolution temporelle des courbes doit tre modifie. Avec des temps de monte
infrieurs la nanoseconde et compte tenu des temps de propagation introduits par les lignes,
une valeur de 100 ps permet dobtenir une prcision acceptable.
Pour pouvoir analyser chaque motif de test sans tre perturb par les signaux
environnants, nous utilisons loption Timing Window . Elle permet de dfinir des fentres
de temps dans lesquels les signaux sont actifs, sensibles et ignors. De cette faon les signaux
dsigns comme victime ne sont sensibles que lorsque le signal agresseur correspondant est
actif : avec cette option chaque motif peut tre tudi sparment.
Une configuration prcise de loutil de simulation est ncessaire dans une tude de
validation doutil, mais entrane des temps de simulations importants.
III.2.1. Dfinition des marges de bruit

Il est indispensable davoir des rgles prcises pour dfinir la contrainte de bruit que lon
souhaite respecter pour chaque technologie.
Dans le cas prsent, nous travaillons avec des buffers de technologie LVTTL 3,3 V. Tout
dabord, il faut dfinir la marge de bruit de notre technologie : les seuils de basculement sont
gaux 800 mV pour ltat bas et 2 V pour ltat haut. Il faut ensuite tenir compte de
londulation (Vtol) de la tension dalimentation (Vmax).
figure 97 : Marges dune technologie compatible TTL

122
La figure 97 dcrit les marges haute et basse de la technologie. La marge basse est dfinie
comme contrainte car elle est plus faible et donc plus sensible (min_noise_margin).
De plus, il faut dfinir la contrainte en notant que dautres perturbations telle que la
rflexion peuvent galement perturber le signal. Il faut donc diviser cette marge par 2 : la
premire moiti sert de contrainte pour les phnomnes de rflexion, lautre pour les
phnomnes de diaphonie.
Enfin, une marge de 10 % est indispensable sur cette contrainte pour ne pas tre en limite
de commutation dans le cas o le signal engendre des perturbations qui respectent tout juste la
marge dfinie (max_xtalk1).
Lensemble de ces points permettent de dcrire les contraintes de diaphonie dfinies
laide des quations [25] et [26] [WILLIS 2003].
(min_ noise _ m arg in) Vtol V max

2
max_ xtalk = max_ xtalk1 10%(max_ xtalk1)
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max_ xtalk1 =
[25]
[26]
La contrainte max_xtalk dfinit la tension perturbatrice maximum, engendre par

lensemble des agresseurs, ne pas dpasser pour un signal victime.
Loutil permet galement de contraindre le maximum respecter pour chaque agresseur
(max_peak_xtalk). Lquation [27] dcrit que chacun des agresseurs ne doit pas consommer
plus que la moiti du budget de diaphonie maximum.
max_ peak _ xtalk =
max_ xtalk
2
[27]
Dans notre cas, la marge de bruit minimum est de 800mV et la tolrance de tension est de
5% de 3.3V. Nous obtenons donc max_xtalk=286mV et max_peak_xtalk=143mV.
III.2.2. Simulations
Les simulations sont ici effectues sur le front le plus rapide (front descendant) en ODD
(victime 1). Loutil indique pour chaque signal tudi (victime) :
-
le ou les agresseurs qui le perturbent,

la tension induite sur le signal victime.
Un indicateur permet de vrifier si les contraintes sont respectes (figure 98). Chaque
valeur mesure par loutil correspond une courbe (ex : figure 84).
Cette simulation nous sert de base lanalyse dune topologie complte. Nous allons
mettre en uvre notre tude sur deux des signaux prsentant des tensions induites
suffisamment importantes pour engendrer des dysfonctionnements.
SC1_V21
SC3_V5
S=2W
Couplage interne (isolement 1W)

Longueur couplage prpondrant : 130 mm
Couplage externe (H=70m)

Longueur couplage prpondrant : 180 mm
tableau 22 : Reprsentation des couplages tudis

123
Signal tudi victime

Agresseur dtect
Contrainte
(max_xtalk)
Contrainte
Max_peak_xtalk
Indicateurs
Tension induite
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Marge
figure 98 : Rsultats de simulation de diaphonie sous Constraint Manager
Les indicateurs sont verts lorsque les marges sont respectes, rouge dans le cas contraire.
III.3. Etude des topologies et dfinition des paramtres liniques

LAnnexe 1 et lAnnexe 2 prsentent les topologies quil est possible dextraire sous
SigXplorer. Le modle des deux pistes comporte un nombre important de tronons et de vias.
5W
1W
5W
C3 (67 mm)
C6 (130 mm)
C3 (49 mm)
figure 99 : Caractrisation du scnario SC1_V21
Non coupls
4W
40 mm
36 mm
C6 (37 mm)
C1/C2/C3
C2/C3 180 mm
4W
C6 (35 mm)
5W
C3 (25 mm)
figure 100 : Caractrisation du scnario SC3_V5

124
La complexit de ces extractions nous oblige, dans une tude thorique, faire des
simplifications, ce qui entrane une rduction sensible de la prcision par rapport ce que
nous pouvons obtenir avec SigXplorer. La figure 99 et figure 100 prsentent les topologies
simplifies dfinies en ne gardant que les tronons que nous considrons comme
prpondrants. Nous dcoupons le systme en 3 tronons pour SC1_V21 (contre prs de 50
dans SigXplorer) et en 5 tronons pour SC3V5 (contre plus de 60 dans SigXplorer). Ces
topologies restent suffisantes pour reflter le comportement dominant des deux lignes.
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Jusqu prsent nous avons utilis Maxwell 2D pour parvenir une matrise des
extractions et des calculs effectus par loutil Allegro. Cependant, les temps de modlisation
et danalyse quil engendre sont consquents. Nous introduisons alors loutil TNT-MMTL
permettant le calcul immdiat des lments RLCG dun systme en appliquant lhypothse du
milieu quasi-TEM [PAN 1989] et ce partir dune description gomtrique 2D rapide
mettre en uvre (figure 101). TNT-MMTL est bas sur la Mthode des Moments (MOM) et
utilise la mthode des lments de frontire (BEM) applique aux lignes de transmission
multiconducteurs et multicouches (MMTL : Multilayer Multiconductor Transmission Line).
figure 101 : dfinition des couches et des conducteurs sous TNT-MMTL
Nous calculons les paramtres liniques partir des informations des topologies
simplifies dfinies ci-dessus. Pour valider lutilisation de loutil TNT-MMTL, nous
comparons par la suite ses rsultats ceux obtenus laide de Maxwell 2D (tableau 23).
Les diffrences identifies au niveau des matrices inductances sont semblables celles
trouves avec SigXplorer.
1W
Couche 6
Maxwell 2D
C (F/m)
L (H/m)
133p 3.6p
310n 10n
3.6p 133p
10n 310n
104 p 28 p
484n 150n
28 p 104 p
150n 484n
TNT-MMTL
C (F/m)
L (H/m)
131 p 2.6 p
298n 6.8n
2.6 p 131 p
6.8n 298n
105 p 28 p
445n 118n
28 p 105 p
118n 445n
4W
Couche 6
89.7 p 4.2 p
4.2 p 89.7 p
Superposition
C2/C3
127p 87p
87p 199.5 p
309n 56n
56n 309n
433n 186n
186n 305n
96 p 3.95 p
3.95 p 96 p
122 p 80 p
80 p 184 p
450n 18.5n
18.5n 450n
415n 178n
178n 293n
5W
Couche 3
133p 3.6p
3.6p 133p
310n 10n
10n 310n
131 p 2.6 p
2.6 p 131 p
298n 6.8n
6.8n 298n
5W
Couche 3
tableau 23 : Matrice inductance et capacitance dfinies laide de Maxwell et TNT-MMTL

125
Le tableau 24 compare, lui, les rsultats de matrices entre TNT-MMTL celles obtenues
sous SigXplorer et montre, au vu des rsultats proches, que les deux outils permettent
dobtenir des rsultats similaires. Lutilisation de ce nouvel outil est valide pour la suite.
Superposition
C2/C3
1W
Couche 6
TNT-MMTL
C (F/m)
L (H/m)
122 p 80 p
415n 178n
80 p 184 p
178n 293n
105 p 28 p
445n 118n
28 p 105 p
118n 445n
SigXplorer
C (F/m)
L (H/m)
117 p 77 p
423n 180n
77 p 180 p
180n 299n
103 p 27 p
450n 118n
27 p 103 p
118n 450n
tableau 24 : Comparaison des matrices issues de TNT-MMTL et dAllegro
tel-00505781, version 1 - 26 Jul 2010
Nous pouvons, laide des matrices dfinies ci-dessus, finaliser ltude du couplage, en
injectant les paramtres liniques dans le simulateur Spice.
Pour cette tape nous nous plaons dans une configuration identique celle dAllegro. La
perturbation est mesure sur le front descendant du signal agresseur lorsque la victime est
ltat 1. Le modle est prsent la figure 102.
figure 102 : Modlisation simplifie dun couplage pour une topologie complte et dsadapte
Les lments ncessaires ltude sont maintenant runis, il devient possible de comparer
les rsultats (Pspice / Allegro / Mesure).
III.4. Confrontation des rsultats

Les figures ci-dessous prsentent les diffrents rsultats en NEXT et en FEXT pour les
deux scnarios tudis. Nous constatons grce ces courbes, que les rsultats obtenus sont
trs proches de ceux issus dAllegro. Cela nous permet dans le cas dun couplage qui dpasse
les seuils autoriss, de mettre en uvre une tude prcise avec une modlisation simple
comprenant un nombre limit de paramtres.
126
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figure 103 : Signaux FEXT du scnario SC1_V21 pour un couplage ODD
figure 104 : Signaux NEXT du scnario SC1_V21 pour un couplage ODD
figure 105 : Signaux FEXT du scnario SC3_V5 pour un couplage ODD
127
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figure 106 : Signaux NEXT du scnario SC3_V5 pour un couplage ODD
Les rsultats de simulation sont dautant plus satisfaisants quils sont trs proches des
mesures effectues. En NEXT, les rsultats sont quasi-identiques et en FEXT nous retrouvons
lallure des courbes, il y a cependant quelques carts au niveau des maxima. Ces diffrences
sont acceptables car les simulations prsentent des niveaux plus importants que les mesures.
Les simulations effectues sous Allegro maximisent les perturbations. En effet, si la
simulation est acceptable, les signaux physiques vhiculs sur la carte respecteront galement
les niveaux permettant davoir une bonne intgrit des signaux.

Au-del de la prsentation de loutil Allegro, nous avons pu valider notre approche
thorique laide doutils 2D et dun simulateur Spice pour un cas rel.
Loutil Allegro permet deffectuer des tudes sur des topologies de couplage complexes.
Le modle Spice, dvelopp ici, natteint pas ce niveau de prcision et sa mise en uvre
semble laborieuse en vue du nombre dinterconnexions prsentes sur les cartes. Cependant, il
peut apparatre ncessaire dans une tude pr ou post-simulation. Une fois les simulations
effectues sous Allegro, il est possible pour les couplages prsentant des dpassements,
dtudier en dtail une topologie par cette mthode. La topologie rassemble les lments
prpondrants de lextraction et met en vidence les tronons engendrant le plus de
perturbations.
De cette manire, nous nous basons sur des simulations faisant ressortir les zones les plus
critiques et les plus perturbatrices pour analyser et rsoudre les problmes de non-respect des
marges de bruit.
IV. ETUDE DES RESULTATS ISSUS DE LOUTIL DE SIMULATION

Pour une meilleure interprtation et confrontation des diffrents motifs mis en uvre sur
le vhicule de test, il est important dexpliquer un certain nombre de rsultats initialement
inattendus et rcurrents sur la quasi-totalit des scnarios.
IV.1. Introduction
Dans les paragraphes suivants, les rsultats sont synthtiss par des courbes prsentant le
niveau maximum de tension relev sur le conducteur victime en fonction de la longueur de
128
couplage. Dans le cas du vhicule de test la tension maximale se trouve systmatiquement en

fin de ligne (FEXT) et le niveau critique retenu est dfini selon la figure 107. Nous
reprsenterons la tension retenue en fonction dune longueur de couplage par un point. Pour
une question de lisibilit les diffrents points correspondant un mme scnario seront relis
par des pointills.
tel-00505781, version 1 - 26 Jul 2010
figure 107 : Niveau de tension relev dans les tudes de comparaison
IV.2. Prsentation des rsultats obtenus

Nous nous basons pour cette tude sur lensemble des motifs du scnario 1. Ce scnario
prsente des topologies comprenant des zones de couplage de 1 mm 180 mm entre des
conducteurs adjacents en couche interne. Trois isolements sont mis en uvre pour chaque
longueur de couplage (1W, 2W et 3W), soit une distance entre piste S allant de 2W 4W,
avec W=120 m.
figure 108 : Prsentation du scnario tudi
La figure 109 prsente les rsultats de simulation des diffrents motifs du scnario 1. Pour
chaque motif, la tension induite maximale (figure 107) est releve en fonction de la longueur
de couplage et de lisolement entre les conducteurs.
figure 109 : Synthse des rsultats des patterns du scnario 1 pour des simulations ODD
129
Les rsultats obtenus semblent cohrents ; plus on augmente la longueur de couplage, plus
la tension induite est importante. Cette tension diminue si lon augmente lisolement entre les
conducteurs. Cependant, pour des couplages infrieurs 8mm, nous remarquons que
lvolution de la tension induite entre un isolement de 2W et 3W est quasi identique. De plus,
la tension induite pour un couplage de 1 mm est plus grande que pour des couplages allant
jusqu 8 mm. Enfin, au-del de 130 mm, nous observons une dcroissance de la tension
perturbatrice. Nous allons tenter dans cette partie dexpliquer ces observations.
IV.3. Tension induite en fonction de la longueur de couplage
tel-00505781, version 1 - 26 Jul 2010
Dans la plupart des simulations, il est possible dobserver, pour des couplages allant de
1mm 8 mm, que les rsultats obtenus ne sont pas ceux attendus (figure 109).
Le but de cette partie est dtudier les lments dune topologie prendre en compte dans
ltude de la diaphonie et de les comparer pour deux longueurs de couplages diffrents.
A partir de ces donnes, nous tenterons de dfinir la longueur partir de laquelle un
couplage aura un impact prpondrant par rapport lensemble de la topologie.
Le vhicule de test prsente une densit importante au niveau des FPGA, car la quasitotalit des 1512 broches de chacun dentre eux, dont plus de 300 pistes inter FPGA, ont t
routes. Le routage fut donc complexe, aussi bien pour russir faire sortir la totalit des
pistes sur lensemble des couches, que pour les faire transiter sur le PCB. Le routeur ayant des
contraintes la fois sur les couches o devait tre implante chaque piste mais galement sur
les longueurs et les espacements entres les diffrents couplages, il na pas t possible de
contrler prcisment le reste de la topologie. Cela met en avant une difficult dans le routage
des cartes denses et prsente un inconvnient dans le droulement de ltude.
Les figures suivantes vont illustrer nos propos. La figure 110 prsente lensemble des
interconnexions entre les deux FPGA ainsi que la densit de pistes la sortie de chaque
composant. Au vu de la complexit du routage, on comprend limpossibilit de router les
interconnexions avec une topologie identique pour lensemble des scnarios. La figure 111
met en avant le couplage de 1 mm implant pour le scnario 1 ; le cercle rouge reprsentant la
zone qui nous intresse (S=1W). Il est difficilement imaginable que ce couplage impacte
lallure des signaux par rapport au reste de la topologie.
figure 110 : Vue de la densit dinterconnexion entre les deux FPGA

130
tel-00505781, version 1 - 26 Jul 2010
figure 111 : Vue du motif mettant en uvre un couplage de 1 mm
Cependant, lobjectif initial concernant la reprsentativit du vhicule de test par rapport

aux cartes industrielles est respect. Nous allons donc pouvoir obtenir des rsultats qui ne
seront pas seulement thoriques ou parfaits , mais qui nous permettront dobtenir une
tendance pour lensemble de nos cartes.
IV.3.1. Etude des topologies

Lextraction des topologies des couplages de 1 mm et 2 mm sont prsentes en annexe.
Ces extractions illustrent bien la complexit dune tude thorique complte. Les paramtres
qui vont influencer le calcul de la tension induite du conducteur agresseur au conducteur
victime sont nombreux.
Le tableau 25 permet de les numrer et de les comparer. Cette liste nest pas exhaustive,
mais elle prsente les paramtres prpondrants dans lvolution de la tension perturbatrice.
1
2
3
4
5
6
7
8
9
10
11
12
Type de driver
Adaptation
Longueur de linterconnexion (mm)
Longueur du couplage mis en uvre (%)
Longueur de la ligne couple (%)
Couplage pour S<6W (%) *
Couplage pour S=6W (%) *
Couplage pour S>6W (%) *
Longueur de la ligne en Stripline (%)
Longueur de la ligne en Microstrip (%)
Dsadaptation (Voir ci-dessous)
Tension induite (mV)
Scnario Lc= 1 mm
LVTTL 3.3V 12mA
Non
218
0,46
95
7,6
89,7
2,7
50
50
3
115
Scnario Lc= 2 mm
LVTTL 3.3V 12mA
Non
234
0,85
89
4
56
40
67
33
3
35
tableau 25 : Liste des paramtres prpondrant dans ltude dun couplage

*S reprsentant lcartement entre les conducteurs et Lc la longueur de couplage implante pour le
scnario avec un isolement de 1W.
Lempilage prsente 2 niveaux de via. Le scnario 1 tudie des pistes routes

principalement en couche 6. Le signal traverse donc un minimum de 8 vias et donc autant de
131
valeurs dimpdance caractristique. Pour simplifier le systme, nous tudions simplement les
distances parcourues par la ligne en Microstrip et en Stripline. Ces passages, dune gomtrie
lautre, sont ceux qui engendrent le plus de dsadaptation. Ce paramtre est important
notamment en ce qui concerne lagresseur. Ce dernier a en effet des niveaux qui sont dautant
plus importants que la ligne est dsadapte.
La figure 112 suivante prsente la simplification du systme ainsi dfini.
75mm
110mm
35mm
(a)
75mm
160mm
2mm
tel-00505781, version 1 - 26 Jul 2010
(b)
figure 112 : Reprsentation des scnarios simplifis (a) Lc=1mm, (b) Lc=2mm
La premire partie de la topologie est en microstrip, caractrisant la descente de la piste

dans les couches internes. La partie centrale reprsente la couche de routage de la piste
(stripline). La dernire portion du conducteur constitue la remonte de la piste au composant.
Lnumration des caractristiques de ces deux couples agresseur/victime (tableau 25),
montre que les couplages de 1 mm et 2 mm reprsentent seulement 0,46 % et 0,85 % de la
longueur totale de linterconnexion. On note ensuite que la tension induite pour une longueur
de couplage gale 1 mm est plus de trois fois suprieure celle du couplage de 2 mm. Au vu
de ces chiffres et des tensions induites engendres, il semble peu probable que ces deux
couplages soient la source prpondrante des perturbations. Ces tensions induites sont donc
engendres par le reste de la topologie. La topologie du couplage de 1 mm prsente des
couplages avec des isolements plus faibles. De plus, une plus grande partie de la piste est
route dans les couches externes (Microstrip : plus sensible aux champs) et elle prsente des
dsadaptations avec des longueurs plus importantes (figure 112).
Pour valuer limpact dun couplage de 1 mm ou 2 mm sur le vhicule de test, il est
ncessaire dcarter les conducteurs au del du couplage avec un isolement suprieur ou gal
5W. On estime, pour un isolement suprieur 5W, que la tension induite est ngligeable.
Cette rgle a t applique sur la quasi-totalit des scnarios. Cependant, on constate ici quun
certain nombre de couplages infrieurs 5W sont recenss. En effet, au moment du routage et
au vu de la densit, il tait impossible de matriser et dviter totalement ces couplages. La
majeure partie des lignes prsente malgr cela des isolements suprieurs ou gaux 5W.
Ayant des diffrences de tensions induites considrables, il est ncessaire dvaluer le
bruit induit pour des isolements de 5W, car au vu des rsultats il parat important.
IV.3.2. Couplage 1 mm 1W et 180 mm 5W

Le tableau 26 prsente les matrices [L] et [C] calcules laide de Maxwell 2D ainsi que
les tensions induites issues dune simulation Pspice dans un cas adapt et non adapt. Les
rsultats confirment la large prpondrance dun long couplage 5W par rapport un court
couplage 1W qui entrane une tension induite quasi inexistante. En dessous dune certaine
longueur, le couplage est insignifiant par rapport aux perturbations induites par le reste de la
ligne et ce malgr des isolements importants (5W). On retrouvera donc rgulirement un seuil
132
de bruit impossible supprimer. En effet, de par la densification des cartes, il est difficilement
envisageable disoler les conducteurs plus de 3W.
C (F/m)
L (H/m)
Vnext/Vfext
Adapte
Vnext/Vfext
Non-adapte
Isolement 1W
Couplage 1mm
104 p 28 p
28 p 104 p
484n 150n
150n 484n
Isolement 5W
Couplage 180mm
89.5 p 2.5 p
2.5 p 89.5 p
309n 53n
53n 309n
4 mV/ 0 V
80 mV/ -120 mV
4.3 mV/ 6 mV
285 mV/ -288 mV
tableau 26 : Comparaison des matrices et tensions induites pour un couplage 1 mm 1W et 180 mm 5W
tel-00505781, version 1 - 26 Jul 2010
IV.3.3. Dfinition de la longueur de couplage critique

Pour finaliser ce point, il est ncessaire de dfinir partir de quelle longueur de couplage
ce dernier devient prpondrant sur le reste de la topologie. Pour cela, nous restons dans le cas
dtude prcdent (scnario 1/S=1W) et simulons sous Pspice lvolution de la tension
perturbatrice en fonction de la longueur de couplage.
Les simulations sont effectues en dbut (NEXT) et en fin de ligne (FEXT) dans le cas
dun couplage adapt et non adapt. La figure 113 prsente les valeurs de tension induite
releves en fonction des longueurs de couplage allant de 1 mm 16 mm.
figure 113 : Evolution de la tension perturbatrice en fonction de la longueur du couplage
Les nombreuses simulations effectues sur le vhicule de test ont montr, pour ce type de
couplage, quun seuil de bruit, de lordre de 100 mV, apparaissait constamment. En se basant
sur cette donne, nous pouvons penser qu partir du moment o les tensions induites
avoisineront 50 % de ce seuil, les couplages deviendront consquents. On peut ainsi noter la
figure 113 que les tensions induites commencent tre significatives partir de 8 mm.
Nous pouvons valider cette estimation en utilisant loutil Allegro. En reprenant
lextraction de la topologie sur le scnario de couplage 1 mm et en faisant crotre la zone de
couplage, il est possible dobserver partir de quelle longueur cette dernire devient
significative sur la tension perturbatrice (figure 114).
133
tel-00505781, version 1 - 26 Jul 2010
figure 114 : Impact de la longueur dun couplage sur une topologie complte
On observe pour un couplage infrieur ou gal 5 mm que limpact sur la tension induite
est quasi nul. A partir de 6 mm une volution croissante de la tension perturbatrice commence
apparatre. Cela conforte nos propos indiquant que pour des petites longueurs de couplage,
ces derniers sont insignifiants devant le reste de la topologie. Nous nen tiendrons donc pas
compte dans nos tudes globales. Les longueurs de couplage implantes sur les diffrents
motifs sont gnralement : 1/2/4/8/16//180 mm, nous confronterons donc les rsultats pour
des couplages allant de 8 mm 180 mm.
IV.3.4. Conclusion partielle

Cette partie nous a permis didentifier les lments prendre en compte dans ltude des
couplages. Les topologies abordes ont montr la complexit disoler 2 lignes dans un circuit
haute densit dinterconnexion. En effet, malgr des efforts consquents mis en uvre pour
sparer les diffrents conducteurs, on saperoit que lisolement nest jamais parfait et que
lon risque dobtenir des niveaux de bruit quil sera impossible de supprimer mme dans le o
ils sont proches de 5W. Augmenter lcartement entre les interconnexions impliquerait de
rduire la densit de nos cartes, ce qui va lencontre de la demande industrielle.
Nous avons donc tudi ici la longueur partir de laquelle un couplage engendrait des
perturbations non ngligeables. Les rsultats ont montr que le couplage devenait significatif
partir de denviron 3 % de la longueur de linterconnexion.
En se basant sur le cas tudi et partir des motifs mis en uvre sur le vhicule de test,
nous dfinissons deux mondes : si la longueur de couplage est infrieure 8 mm, la topologie
(longueur/gomtrie/adaptation/) est llment principal de perturbation ; lorsquil devient
suprieur 8 mm, le couplage devient prpondrant par rapport au reste de la ligne.
Attention, ces rsultats sont valables pour la technologie LVTLL 3,3V tudie ici. Cela
correspond un front de commutation de 835ps. Ces informations seront modifies si on
utilise une technologie prsentant des fronts de commutations diffrents.
IV.4. Evolution de la tension induite en fonction de la longueur de couplage

Dans cette partie nous allons expliquer lvolution de la tension induite au-del de
130mm. Sur la courbe prsente la figure 109 I.3.1, on observe une dcroissance de la
tension induite entre un couplage de 130 mm et 180 mm.
134
Un paramtre important prendre en compte dans ltude des couplages est la longueur
donde. Si les couplages mis en uvre ont des comportements priodiques, on peut dfinir les
niveaux maximum et minimum de la tension induite en fonction de la longueur de couplage.
IV.4.1. Etude de la priodicit du couplage

Pour tudier ce phnomne, une tude sous Pspice est ralise. Le but tant dans un cas
adapt et non adapt de faire varier la longueur de couplage et dobserver lvolution de la
tension induite en NEXT et en FEXT. Dans le cas prsent, on excite le systme avec un signal
sinusodal dont la frquence correspond au front de monte de la technologie utilise.
La frquence reprsentative dun signal trapzodal est dcrite comme nous lavons vu
auparavant par Fknee (quation [19]). Avec un temps de monte de 835ps on obtient une
frquence de 380 MHz. A partir de cette frquence nous pouvons dfinir la longueur donde
du signal (quation [28]).
3e8
v
= r = 3.9 = 0,4m
=
F 3db F 3db 380e6
tel-00505781, version 1 - 26 Jul 2010
[28]
La figure 115 prsente lvolution de la tension induite maximum en NEXT (courbe

bleue) et en FEXT (courbe rouge) dans le cas dun systme adapt. La figure 116 prsente le
mme phnomne dans un cas non adapt.
figure 115 : Evolution de la tension induite en fonction de la longueur de couplage-cas adapt
figure 116 : Evolution de la tension induite en fonction de la longueur de couplage-cas non adapt
135
Dans un cas adapt, la courbe NEXT prsente une priodicit en fonction de la longueur
donde, on atteint des maxima /4 et des minima /2.
Dans le cas de la courbe Vfext, si on augmente sensiblement la longueur de couplage, audel de 0,3m, on observe une dcroissance de la tension perturbatrice aprs un maximum
obtenu pour une longueur de 4 mtres (10). Dans nos applications (Lc<<) la tension FEXT
augmente donc proportionnellement la longueur donde. Mais il est noter quelle est
ngligeable devant la tension NEXT.
Dans un cas non adapt, on perd la notion de priodicit pour la tension NEXT.
Cependant, la tension FEXT nous permet de retrouver cette priodicit. En effet, on constate
comme prcdemment des maxima /4 et des minima /2.
tel-00505781, version 1 - 26 Jul 2010
Ltude de lvolution des couplages est intressante car on pourra, partir de

linformation du temps de monte, dfinir la longueur donde et donc en dduire les longueurs
de couplages qui donneront la tension induite minimale (n/4) et maximale (n/2).
Cette priodicit ne sobserve que dans le cas dune diaphonie NEXT adapte ou dune
diaphonie FEXT dsadapte, qui correspondent au couplage prpondrant. Donc si lon
souhaite diminuer la tension induite dans le conducteur nous nous baserons sur ces deux cas.
IV.4.2. Application de la priodicit des couplages dans notre cas dtude

Nous avons vu avec lexemple ci-dessus que laugmentation de la longueur de couplage
pouvait diminuer leffet de perturbation. Cependant en se plaant dans une configuration
identique ltude nous avons observ, figure 116, que la dcroissance dbute 100 mm ;
rsultat diffrent de celui obtenu sous Allegro o la diminution est visible au-del de 130 mm.
Dans le paragraphe ci-dessus, nous utilisons le temps de monte du signal 20 %-80 %.
Pour obtenir une dcroissance de la tension induite quivalente celle obtenu sous Allegro
(figure 109), il faut utiliser le front 100 %. On passe donc de 835 ps 1.169 ns. Dans ce cas,
la frquence du signal est de 272.3 MHz et sa longueur donde de 0.558 m. Le maximum
obtenu /4, correspond alors une longueur de couplage de 139.5 mm. La dcroissance
dbute donc 140mm ce qui concide ce que lon observe sous Allegro.
Une nouvelle simulation est mise en place en tenant compte de cette frquence (figure
117). Pour obtenir un rsultat proche du vhicule de test, on se place dans un cas dsadapt.
figure 117 : Evolution de la tension induite en fonction de la longueur de couplage - cas dtude
136
Cette simulation permet de comprendre la dcroissance obtenue avec Allegro :

-
La tension induite augmente proportionnellement la longueur de couplage.

La tension devient maximale 135 mm (environ /4)
Elle diminue jusqu ce que le couplage ait une longueur gale /2.
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Cependant, la simulation suivante effectue sous Allegro (figure 118), nous amne
constater que la courbe atteint un maxima /4. Elle prsente ensuite une lgre dcroissance,
indiquant plutt un phnomne de saturation.
figure 118 : Evolution de la tension induite en fonction de la longueur de couplage sous Allegro
Cette simulation nous permet de valider la dcroissance observe lors des simulations
effectues avec Allegro au-del de 130 mm (figure 109). Cependant, la tension induite ne
semble pas voluer de faon priodique en fonction de la longueur de couplage. Le rsultat
obtenu (figure 118) permet de valider des tudes [BOGATIN 2003] qui introduisent la notion
de longueur de saturation (LENSAT). De la mme faon cette tude dfinie une longueur
permettant dobtenir des rsultats proches de /4 (quation [29]) et dfinissant un maxima.
LENSAT = Tr v
[29]
Ainsi, pour une longueur suprieure ou gale LENSAT, la tension induite est constante.
Une autre tude [MU 2001] conforte lapparition du phnomne de saturation. Cependant,
elle montre que, si on continue augmenter la longueur de couplage, la tension diminue du
fait des pertes dilectriques dans les conducteurs, phnomne quon observe la figure 118.
Pour une technologie et un front de commutation donn, la dfinition dune longueur
donnant un maxima /4 est recevable.

Ce paragraphe nous a permis dinterprter les rsultats issus de loutil Allegro. Nous
avons vu que lanalyse dune perturbation par diaphonie ncessitait une tude globale du
systme pour dfinir les lments ou paramtres engendrant le plus de perturbations. Cela a
galement permis de quantifier, dans une topologie que lon qualifiera de classique, la
longueur partir de laquelle un couplage faible isolement sera prpondrant face aux bruits
engendrs par la cohabitation de deux lignes. Enfin, nous sommes aujourdhui capables de
dfinir partir des informations technologiques dun buffer, la longueur dun couplage qui
engendre une tension induite maximale.
137
Avant de confronter lensemble des scnarios implants sur le vhicule de test, il est
ncessaire dtudier le degr de validit de loutil en comparant les mesures avec les rsultats
issus de loutil Cadence.
V. VALIDATION DE LA SIMULATION PAR LA MESURE

V.1. Introduction
Il est ncessaire de valider lutilisation de ces outils et mthodes par la mesure. Une
premire comparaison vue au paragraphe I.2.6.3, nous a permis de constater que les rsultats
entre la simulation et la mesure semblaient proches.
Nous prsenterons ici la dmarche et les conditions dans lesquelles les mesures sont
effectues. Nous tudierons ensuite la fiabilit de la mesure. Enfin, nous dfinirons travers
une tude dtaille la prcision de correspondance entre la mesure et la simulation.
tel-00505781, version 1 - 26 Jul 2010
V.2. Appareils et conditions de mesures

Les appareils de mesure dont nous disposons sont les suivants :
-
Oscilloscope Tektronix TDS5104B 1 GHz, un taux dchantillonnage de 5 GS/s.

Oscilloscope Tektronix DSA72004B 20 GHz, un taux dchantillonnage de 50 GS/s.
Sonde Tektronix P6245 de bande passante de 1,5 GHz, Re=1 M, C<1 pF.
Sonde Tektronix P7240 avec une largeur de bande de 4 GHz, Re=20 K, C=0,85 pF.
Pour optimiser la boucle de masse introduite par la sonde, nous utilisons la mme
adaptation ( twin tip adapter ) que celle dfinie dans le Chapitre III (Paragraphe VI.2.1).
Pour lensemble des mesures, deux points daccs sont implants sur chaque ligne
victime : un au plus proche du FPGA driveur qui nous permet de raliser des mesures en
NEXT et un autre au plus proche du FPGA rcepteur pour les mesures FEXT. Autour de ces
points de mesure sont rgulirement implants des points de masse pour limiter la boucle de
mesure (figure 119).
3mm
figure 119 : Vue dune partie du PCB autour du FPGA
138
tel-00505781, version 1 - 26 Jul 2010
Limplantation des points de test est optimise de faon minimiser la dgradation des
signaux par le dispositif de mesure.
Pour limiter la longueur du tronon de ligne quengendre la mise en place dun point de
mesure, nous navons pas utilis proprement parler de pastille de test, mais nous nous
sommes servi des vias comme prsent la figure 120. Cela permet de limiter la longueur
du stub et de diminuer la largeur de la pastille ; les lments parasites sont donc minimiss.
figure 120 : Limitation des perturbations travers loptimisation de laccs la mesure
Une liaison srie a t mise en uvre pour activer les signaux sur la carte. Chaque motif
de test (couple victime/agresseur) peut tre activ sparment et lutilisateur peut, travers
une interface, dfinir la frquence de lagresseur, ainsi que ltat haut ou bas de la victime. On
peut sassurer de la bonne configuration des FPGA laide du module signal Tap intgr
au sein du FPGA. Ce module comparable un analyseur logique peut nous renseigner sur
ltat des signaux dentre/sortie ou interne au FPGA.
Une fois les lignes excites nous pouvons mesurer le comportement rsultant sur la ligne
victime. Pour cela, un oscilloscope et une sonde suffisent. Les signaux de type LVDS 3V3
prsentent une largeur de bande de prs de 500 Mhz. Les appareils dont nous disposons
suffisent largement pour la caractrisation. Les mesures dun signal victime en FEXT et
NEXT (figure 121) montrent bien que loscilloscope 1 GHz suffit retranscrire le signal. Les
mesures faites avec loscilloscope 20 GHz, dont la bande est limite par la sonde (4 GHz)
sont identiques celles de loscilloscope dont la bande passante est limite 1 GHz.
Les mesures suivantes sont faites laide de loscilloscope TDS5104B de 1 GHz et de la
sonde P6245 de 1,5 GHz.
139
tel-00505781, version 1 - 26 Jul 2010
(a)
(b)
(c)
(d)
figure 121 : Oscillogramme (4 ns/DIV et 100 mV/DIV) du signal FEXT avec une (a) BW=1 GHz (b) BW=
4GHz et du signal NEXT avec une (c) BW=1 GHz (d) BW=4 GHz
V.3. Exploitation des mesures

Le premier paragraphe dfinit le degr de reproductibilit dune mesure. Ensuite, nous
tudions travers les scnarios SC1_V24 et SC3_V5 la corrlation entre la mesure et la
simulation.
SC1-V24
SC3-V5
S=2W
Longueur de couplage 180 mm

Isolement 1W : 120 m
Longueur de couplage 180 mm

H=70 m
Les mesures seront effectues en dbut et en fin de ligne dans le cas dun couplage pair,
c'est--dire avec la victime 0 et lagresseur sur front descendant.
140
V.3.1. Reproductibilit
tel-00505781, version 1 - 26 Jul 2010
Il est important avant de dbuter une tude de corrlation de sassurer de la qualit de

reproductibilit de la mesure. Bien entendu des variations dune mesure lautre sont
possibles, mais il faut que les rsultats soient cohrents, que les allures soient similaires et que
les variations soient faibles et quantifies. Pour valuer le degr de reproductibilit nous
mesurons les deux motifs cits ci-dessus, en configurant loscilloscope en persistance infinie
et en acquisition rapide.
(a)
(b)
(c)
(d)
figure 122 : Oscillogramme (4 ns/DIV et 100 mV/DIV) avec une BW=1 GHz du signal (a) FEXT de
SC1_V24 (b) NEXT de SC1_V24 (c) FEXT de SC3_V5 (d) NEXT de SC3_V5
Ces mesures (figure 122) nous montrent une variation des niveaux minimaux et
maximaux. La variation est en moyenne de +/-10 mV avec quelques variations maximales de
+/-20 mV. Les rsultats de mesures sont trs satisfaisants, les allures de signaux sont fidles et
reproductibles. La comparaison avec les simulations sera donc reprsentative avec un cart
qui, daprs ces mesures, pourrait tre de lordre de 40 mV au maximum.
V.3.2. Etude de corrlation temporelle

La figure 123 prsente la simulation et la mesure en fin de ligne (FEXT) du scnario SC1V24 dans le cas dun couplage pair (EVEN). La figure 124 prsente la mme comparaison
aprs modification des conditions de simulation : la lecture du signal en simulation est
effectue au mme endroit que la mesure et un modle de sonde est introduit.
141
Le rsultat de la premire comparaison est dj satisfaisant : Nous retrouvons en mesure

lallure du signal simul avec un lger filtrage des fronts. En ce qui concerne les maxima, la
mesure prsente des niveaux plus faibles, la simulation donne les perturbations maximalistes.
Si cette dernire respecte les marges de bruit, le systme est valid et prsente un niveau de
bruit infrieur, ce qui est satisfaisant.
tel-00505781, version 1 - 26 Jul 2010
En observant lcart des niveaux (figure 123) on trouve des valeurs suprieures 40 mV.
Ces diffrences ne peuvent donc pas sexpliquer par la variabilit de la mesure.
figure 123 : Simulation vs Mesure de SC1_V24 FEXT
figure 124 : Simulation vs Mesure de SC1_V24 FEXT aprs modification des conditions de simulation
(relev au niveau du point de mesure et modlisation de la sonde)
142
Dans le second cas, o la simulation a t affine, on constate quil est possible dobtenir
des rsultats plus satisfaisants. Les conditions de mesure et de simulation de la figure 123
ntaient pas tout fait identiques. En effet, la simulation calcule la tension induite au niveau
de la broche du composant. En mesure, la tension est prise sur un point de test au plus proche
du composant. Le composant tant de type BGA, la mesure sur la broche est impossible. Les
chemins de la simulation et de la mesure ne sont donc pas identiques. De plus, la simulation
ne tient pas compte de la sonde. Nous avons donc extrait la topologie de la ligne et plac un
modle simplifi de la sonde au niveau du point de test. Le modle comprend une capacit de
4 pF, une rsistance de 1 M ainsi quun buffer dentre.
Le rsultat est maintenant satisfaisant. La modification permet de retrouver le filtrage
observ la mesure, les fronts du signal ont des pentes semblables. De plus, les maxima sont
maintenant trs proches. On retrouve des diffrences de lordre de 30 mV, ce qui est infrieur
au 40 mV de variation que lon peut obtenir travers la mesure.
tel-00505781, version 1 - 26 Jul 2010
On ritre le mme exercice travers la mesure et la simulation des motifs :

-
SC1-V24 en dbut de ligne (figure 125),

SC3-V5 en fin de ligne (figure 126),
SC3-V5 en dbut de ligne (figure 127).
La figure 125 prsente des variations trs faibles car infrieures 15 mV. Les courbes
suivantes laissent apparatre des variations infrieures 37 mV, galement satisfaisantes.
figure 125 : Simulation vs Mesure de SC1_V24 NEXT avant et aprs modification des conditions de
simulation (relev au niveau du point de mesure et modlisation de la sonde)
143
tel-00505781, version 1 - 26 Jul 2010
Sur la figure 127, des carts significatifs sont observables entre 6 et 8 nanosecondes.
Cependant, on retrouve les oscillations dans les deux courbes, et surtout les valeurs minimale
et maximale du signal restent dans la plage de variation de la mesure.
figure 126 : Simulation vs Mesure de SC3_V5 FEXT avant et aprs modification des conditions de
figure 127 : Simulation vs Mesure de SC3_V5 NEXT avant et aprs modification des conditions de
Avec les conditions de simulation initiales, les carts relevs entre la simulation et la
mesure peuvent tre suprieurs 100 mV, aprs modification des conditions de simulation les
carts diminuent des valeurs infrieures 40 mV. Les rsultats obtenus dans cette partie
sont satisfaisants, mais la validation du fonctionnement de loutil de simulation par la mesure
ncessite plus de comparaisons. Le paragraphe suivant permettra dvaluer loutil dans les
conditions gomtriques imposes par les diffrents scnarios.
144
V.3.3. Synthse de ltude de corrlation

Nous voulons travers cette partie valuer loutil dans le cas de couplages internes et
externes, pour des pistes cte cte ou superposes ainsi que dans le cas de couplages
simples ou multiples.
Les rsultats de mesure prsents ci-dessous ne tiennent compte que du pire cas :
-
Mode ODD avec les victimes 1 et les agresseurs sur front descendant,
Mesure de la tension maximale induite en fin de ligne (figure 107).
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Attention : Afin de simplifier et dautomatiser les simulations (conditions usuelles

dutilisation), le calcul de la tension induite est effectu sur la broche du composant et non pas
sur le point de test (qui impliquerait lextraction de chaque topologie et sa modification pour
associer le modle de la sonde). Les carts entre la mesure et la simulation seront donc plus
importants et la corrlation moins satisfaisante. Dans le cas o les conditions dtude sont
diffrentes, les variations peuvent tre de lordre de 100 mV.
Les 2 figures ci-dessous comparent la mesure et la simulation des scnarios 1 et 3 :
figure 128 : Simulation vs Mesure FEXT ODD (victime 1) Motifs du scnario 1

(Couplage cte cte en interne isolement =1W)

(Couplage superpos en externe)
145
Nous obtenons pour les scnarios 1 et 3 des rsultats trs proches entre la mesure et la
simulation. Le scnario 1 prsente des disparits plus importantes mais pour la quasi-totalit
des motifs nous retrouvons la simulation suprieure ou gale la mesure. La simulation
maximise, ce qui est tout fait satisfaisant. Le scnario 3 montre une corrlation presque
parfaite. Certains rsultats de mesures sont lgrement suprieurs la simulation, mais ntant
pas dans une configuration totalement identique, ces diffrences ne permettent pas de remettre
en cause la caractrisation de loutil, au vu des carts observs.
Ltude de corrlation travers ces 2 scnarios est satisfaisante. Nous retrouvons des
valeurs de tensions induites proches entre simulation et mesure. Si les diffrences trouves
sortent de la marge dfinie (100 mV) on retrouve systmatiquement la simulation plus leve
que la mesure. Loutil de simulation et les modles utiliss sont capables de caractriser assez
finement les systmes tudis, quils soient interne, externe, sur la mme couche ou sur des
couches superposes. De plus la configuration de loutil telle que nous lavons dfinie
initialement est satisfaisante et permet de traiter lensemble de ces gomtries.
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Les 2 figures ci-dessous comparent la mesure et la simulation des scnarios 5 et 7 :

(Couplage superpos - couche 10 et 12 - en externe)

(Couplage multi agresseurs - 4 et 130 mm - en externe)
146
Les scnarios 5 et 7 font apparatre des rsultats moins acceptables. Les tensions mesures
sont plus grandes que les simulations avec des carts souvent suprieurs 100mV.
En tudiant la zone dimplantation du scnario 5, nous pouvons constater que ces motifs
ont des plans de rfrence faisant cohabiter plusieurs lots dalimentation (figure 132-a et
figure 132-b), crant des ruptures dans le plan, qui ne facilitent pas la circulation du courant
de retour. Les figures illustrent bien le problme : le courant retour suit quand cest possible le
chemin parcouru par le courant aller. Au vu des coupures dans les plans, il doit trouver un
chemin diffrent. Par consquent, les signaux prsenteront une dgradation plus importante.
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Loutil nous permet dobtenir des rsultats plus prcis en tenant compte du plan rel (prise
en compte des cavits). Une nouvelle simulation plans rels a donc t effectue (figure
130) et a permis dobtenir des rsultats meilleurs. Les diffrences releves sont infrieures
100 mV ce qui permet de valider loutil dans cette nouvelle gomtrie.
(a)
(b)
figure 132 : Vues CAO des signaux superposs couche 12 et 10 par rapport leur plan de rfrence
(a) en couche 8 et (b) en couche 9
Cette option nest pas valable par dfaut car elle entrane des temps de simulation
importants. Il est donc ncessaire de faire attention lhomognit des plans de rfrence car
une rupture importante dans le plan peut avoir un impact consquent sur la validit de la
simulation configure par dfaut.
Dans le scnario 7 on sintresse aux agressions multiples. Nous notons la figure 131
que la simulation initiale engendre un cart important pour un couplage gal 4 mm. Le
couplage mis en uvre engendre de par sa longueur infrieure 8 mm, peu de perturbations
face au reste de la topologie (IV.3.4).
147
Victime
15W
4mm
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figure 133 : Vue de dessus du couplage multiconducteurs de 4 mm du Scnario 7
Dans le cas prsent, une fentre de visualisation gale 5W ne suffit visiblement pas pour
dtecter lensemble des couplages agissant sur la piste victime. Pour le cas dun couplage
multiple si on souhaite isoler lensemble des conducteurs avec un cart de 5W on retrouve,
au-del du couplage de 4 mm, des conducteurs parallles sur de longues distances avec un
isolement compris entre 5 et 15W (figure 133). Nous avons vu (IV.3.2) quun couplage
prsentant une longueur de couplage importante avec de fort isolement (5W) gnre plus de
perturbations quun couplage court avec un isolement minimal (1W).
Pour prendre en compte lensemble des couplages entre les agresseurs et la victime, une
nouvelle simulation est effectue avec une fentre de visualisation importante (15W). Les
diffrences obtenues infrieures 100 mV sont acceptables au vu de la diffrence de
configuration (figure 131).

Dans cette partie nous avons mis en place un dispositif dexprimentation nous permettant
dobtenir des mesures reproductibles en limitant au maximum tous les lments parasites que
pourraient entraner un point de test et les appareils de mesure. Ensuite, il a t ncessaire de
mettre en uvre des simulations analogues aux conditions de mesure (zone de capture /
modlisation simplifie de la sonde). Dans ces conditions, la corrlation entre les mesures et
les simulations sont bonnes.
La gnralisation des comparaisons une liste large de scnarios a permis la confrontation
de loutil aux diffrents cas de figure quil est possible de rencontrer sur nos circuits. Les
rsultats obtenus sont satisfaisants. Cependant, une connaissance de loutil et des phnomnes
sont ncessaires pour adapter le paramtrage de la simulation selon les topologies rencontres
(ex : Scnario 5 et 7). Malgr cela, loutil Cadence traite et value correctement les couplages
prsents sur des cartes haute densit dinterconnexions. Il est important dinsister sur le fait
que la configuration de loutil nest en aucun cas gnrique. Cette tude, que ce soit travers
la dfinition des paramtres initiaux ou dans ltude des scnarios 5 et 7, nous a montr que
loutil logiciel ncessitait la mise en place dune configuration prcise dfinie chaque
nouvelle carte. Dans ltude de circuits complexes et haute densit, le paramtrage par
dfaut est vivement dconseill car les rsultats sont imprcis et peu reprsentatifs de la
ralit.
Les donnes issues de simulation sont maintenant matrises et reprsentatives de la
mesure. Cela nous permet donc dtudier lensemble des scnarios prsents sur le vhicule de
test laide des simulations issues de Cadence.
148
VI. CONFRONTATION PAR LA SIMULATION DES DIFFERENTS SCENARIOS

Ce paragraphe va nous permettre de quantifier les perturbations quengendrent les
diffrents scnarios de diaphonie mis en uvre sur le vhicule de test. A partir de cette tude
on pourra dfinir des rgles mettre en uvre dans la conception de cartes.
NB : Les donnes sont extraites de loutil de simulation SigXplorer et reprsentent la
tension en FEXT maximum (figure 107).
VI.1. Etude dun couplage adjacent en interne du PCB
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La figure 134 et la figure 135 prsentent travers le scnario 1 lvolution de la tension

induite en fonction de la longueur de couplage. Dans un premier temps on peut observer la
figure 134 lvolution du bruit de diaphonie selon lisolement. La figure 135 value limpact
dun couplage en mode ODD et en mode EVEN.
figure 134 : Motifs du Scnario 1 FEXT ODD (victime 1)

(Couplage adjacent avec un isolement de 1/2/3W Longueur de couplage de 8 et 180 mm - en interne)
figure 135 : Motifs du Scnario 1 Comparaison ODD vs EVEN FEXT

(Couplage adjacent avec un isolement de 2W Longueur de couplage de 8 et 180 mm - en interne)
149
VI.1.1. Evolution de la tension induite en fonction de lisolement

Les rsultats obtenus la figure 134 semblent cohrents.
- Plus on augmente la longueur de couplage plus la tension induite sur le conducteur
victime samplifie et ce jusqu 130 mm. Au-del, la tension induite diminue quand le
couplage devient suprieur /4.
- La tension induite diminue quand lisolement entre les conducteurs crot. Ce phnomne
est trs sensible entre 1 et 2W et dautant plus pour des longueurs de couplage suprieures
32 mm. Quand on continue augmenter lcartement entre les pistes on saperoit que le gain
rsultant est moins consquent. En effet, le gain d lisolement nest pas linaire.
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Dans la rsolution des phnomnes de diaphonie, la littrature [MONTROSE 1999]

[BLACKWELL 2000] dfinit la rgle des 3W, isolement qui tend rduire de faon
significative les tensions induites. Dans la conception HDI, cette rgle est utilise, mais au vu
du nombre dinterconnexions au dm2, il est difficilement envisageable daugmenter lcart
entre les pistes. On constate travers ces simulations que les tensions induites pour des
longueurs de couplage importantes restent acceptables (environs 100 mV).
Laugmentation de lcartement pourrait permettre de continuer rduire ces tensions,
cependant ltude prcdente a montr, pour des distances importantes entre les pistes (5W) et
au vu de la densit de conducteurs la sortie des composants, que la tension perturbatrice
tait rarement nulle et prsentait des seuils de bruits de plusieurs dizaines de millivolts. Les
rgles utilises jusquaujourdhui, bien quempiriques savrent satisfaisantes, car le bruit
engendr reste tolrable.
VI.1.2. Evolution de la tension induite en fonction du couplage pair ou impair

La figure 135 prsente nouveau le scnario 1 dans le cas o les signaux victime et
perturbateur se propagent dans le mme sens (EVEN) et dans le cas ou ils se propagent dans
un sens oppos (ODD). Ici nous pouvons observer que la tension induite dans le cas dun
couplage pair est beaucoup moins grande que dans un couplage impair. Dans un couplage
impair, la diffrence de potentiel entre les conducteurs tend augmenter sensiblement la
capacit mutuelle. Cependant linductance mutuelle est rduite car les courants circulent dans
un sens oppos. Ce phnomne est invers dans un couplage pair. Cette comparaison nous
permet donc de constater que le couplage capacitif est prdominant dans nos circuits.
La simulation ODD engendrant le plus de perturbations devra tre celle utilise dans les
simulations pour se mettre dans le pire des cas. Lutilisation des deux types de couplage
augmenterait le temps de simulation.
VI.2. Comparaison entre des couplages adjacents et superposs en couches interne et

externe
La figure 136 qui suit, compare les scnarios 1, 2, 3 et 4.
Elle permet de comparer des couplages adjacents en couches interne (Scnario1) et
externe (Scnario2) et superposs en couche interne (Scnario 4) et externe (Scnario3).
Lensemble des simulations sont effectues en ODD et les courbes releves sont les signaux
FEXT.
150
figure 136 : Comparaison scnario 1, 2, 3 et 4 - ODD - FEXT
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Scnario 1
Scnario 2
Scnario 3
Scnario 4
S=2w
S=2w
VI.2.1. Evolution de la tension induite en fonction dun couplage adjacent interne

ou externe
On remarque dans le cas dun couplage en couche externe que les tensions induites sont
plus importantes quun couplage interne. Cela peut sexpliquer par le fait que les
interconnexions en couche externe (Microstrip) ont un rayonnement plus important quen
interne (Stripline). En Stripline les lignes de champ sont interceptes par deux plans contre un
seul en Microstrip. Ce phnomne peut tre observ en tudiant les lignes de champs extraites
par Maxwell 2D. Les figures suivantes montrent les lignes de champs lectriques engendres
par le scnario 1 (figure 137-a) et par le scnario 2 (figure 137-b).
Au-del du phnomne de rayonnement, on peut noter la diffrence entre les paisseurs
des couches interne (17 m) et externe (40 m) ce qui augmente la surface de vis--vis entre
les signaux. En effet, Le processus dassemblage des couches de micro-via dans les couches
externes ncessite des re-mtallisations qui augmentent lpaisseur des couches de cuivre.
(a) Emax : 30.103 V/m
(b) Emax : 30.103 V/m
figure 137 : Etude lectrostatique dun couplage interne (a) et dun couplage externe (b)
151
On constate en effet, que ces modifications de gomtrie vont modifier les matrices [L] et
[C] prsentes dans les deux tableaux ci-dessous. Le tableau 29 prsente les matrices
rsultantes dun couplage interne et externe pour une mme paisseur de conducteur, le
tableau 30 montre limpact de la variation dpaisseur dun conducteur en couche externe.
Matrice C (F/m)
Matrice L (H/m)
Couche 2 - Externe 17m

86 p 28 p
28 p 86 p
465n 139n
139n 465n
Couche 6 - Interne 17m

105 p 28 p
28 p 105 p
444n 117 n
117 n 444n
tel-00505781, version 1 - 26 Jul 2010
tableau 29 : Comparaison des lments liniques pour des couplages externe et interne
Matrice C (F/m)
Matrice L (H/m)
Couche 2 17m
86 p 28 p
28 p 86 p
465n 139n
139n 465n
Couche 2 40m
96 p 35 p
35 p 96 p
435n 146n
146n 435n
tableau 30 : Comparaison des lments liniques pour des paisseurs de conducteurs de 17 et 40m
Les matrices calcules laide de loutil TNT-MMTL confirment que pour les mmes
dimensions, un couplage en couche externe sera plus important quun couplage en couche
interne et que lpaisseur des conducteurs introduit galement une variation moins importante.
Le routage des signaux sensibles et des signaux engendrant des perturbations importantes est
donc favoriser en couche interne. Cela permet dans les deux cas de minimiser les lignes de
champs environnantes et donc de limiter les risques de couplages.
VI.2.2. Evolution de la tension induite en fonction dun couplage superpos en

couche interne ou externe
On peut noter dans le scnario 3 que les tensions induites, dans le cas dun couplage
superpos, sont beaucoup plus importantes que dans le cas de signaux coupls sur une mme
couche 1W. Cela est tout dabord d aux technologies de PCB utilises aujourdhui dans les
cartes haute densit. Les couches vias utilisent des hauteurs de dilectrique trs fines. Ces
hauteurs sont dautant plus fines avec la mise en uvre dempilage impdance contrle ;
pour rduire les impdances des couches 1 et 2, il faut limiter la hauteur par rapport au plan.
Un isolement de 1W correspond 120 m, lpaisseur du dilectrique vaut 70 m. Cela
ramne lcart entre les pistes environ 0,5W et double la tension induite. Mais le paramtre
prpondrant est la surface de vis--vis des conducteurs. Elle reprsente dans ce cas la largeur
du conducteur (120 m) contrairement au couplage cte cte qui, comme nous lavons vu
avant, dpend de la hauteur du conducteur de 17 m dans les couches internes contre 40 m
dans les couches externes. Les lignes de champs induites par le conducteur agresseur sont,
dans leur quasi-totalit, transmises au conducteur victime, comme on peut lobserver la
figure 138.
152
Emax : 30.103 V/m
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figure 138 : Etude lectrostatique dun couplage superpos en externe
Externe
Interne
Matrice C (F/m)
121 p 80 p
80 p 183 p
103 p 26 p
26 p 101 p
Matrice L (H/m)
533n 250n
250n 445n
566n 101n
101n 580n
tableau 31 : Elments liniques pour un couplage superpos en externe et en interne
Ce cas prsente donc un couplage fortement capacitif avec, un isolement deux fois plus
petit que le motif prcdent et une surface de vis--vis quasiment quatre fois suprieure. Les
capacits liniques calcules entre les deux conducteurs sont 3 fois plus grandes.
Nous pouvons observer dans le cas du scnario 4 que les perturbations sont beaucoup
moins importantes quau scnario 3, car ses lignes de champ sont minimises du fait de son
implantation dans les couches internes (Stripline). Cependant la gomtrie du couplage tant
proche de celle dune capacit, le fait dapparatre en Stripline ne modifiera quasiment pas le
transfert dnergie entre les deux conducteurs. La diminution de la tension perturbatrice est
surtout engendre par laugmentation de lpaisseur du dilectrique entre les deux couches.
Lpaisseur du dilectrique est de 250 m dans le scnario 4 contre 70 m dans le scnario 3.
Malgr un espacement entre les conducteurs de 250 m ce qui quivaut 2W, la surface
de vis--vis est trs importante. Les lignes des champs sont en grande partie concentres entre
les deux lignes. On peut confirmer cela en comparant cette gomtrie au scnario 1 avec 2W
(240 m). Malgr un isolement suprieur (10 m), le scnario 4 entrane une tension induite
suprieure. Cela permet de confirmer que les couplages superposs sont trs critiques. Que
cela soit dans les couches externes o les dilectriques sont trs fins, mais aussi dans les
couches internes o on retrouve de larges paisseurs de dilectriques.
Il est donc ncessaire de proscrire ce type de scnario sur les cartes en favorisant le
routage XY. Cependant, le routage en XY est de plus en plus difficile mettre en place. Il
devient donc ncessaire dimposer le chevauchement des pistes si le routage orthogonal nest
pas possible.
153
Nous verrons dans le scnario 6 le gain obtenu par cette gomtrie et les rgles respecter
pour limiter le bruit induit. Ensuite nous quantifierons le bruit engendr par une superposition
de pistes qui sont spares par une couche intermdiaire grce au scnario 5.
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VI.3. Comparaison entre les diffrentes gomtries de couplages superposs
figure 139 : Comparaison scnario 3, 4, 5 et 6 - ODD - FEXT
Scnario 3
Scnario 4
Scnario 5
Scnario 6
(0,5W)
Scnario 6
(1W)
H=70 m
S=0 m
H=250 m
S=0 m
H=185 m
S=0 m
H=70 m
S=60 m
H=70 m
S=120 m
VI.3.1. Evolution de la tension induite en fonction de lcartement horizontal mis

en uvre dans un couplage superpos
Le scnario 6 prsente des conducteurs superposs entre 2 couches comme le scnario 3
mais avec des isolements axe axe de 0,5 et 1W. Cela permet destimer la rduction de
perturbation engendre par un cartement horizontal entre des conducteurs en vis--vis.
Les cartements mis en uvre sont trop faibles pour rduire considrablement le
couplage. Si lon compare la courbe prsentant un isolement de 0,5W avec le scnario 3, on
note que le gain est quasi-nul. Enfin, un cart de 1W entre les pistes rduit peu le bruit induit.
Les rgles empiriques de routage qui, pour limiter le bruit, prconisent de chevaucher les
lignes entre les couches adjacentes ne sont pas acceptables. Il faudra donc mettre en uvre
des isolements, entre les conducteurs en vis--vis, de lordre de 2W ou plus.
Pour connatre le gain apport par laugmentation de lcartement horizontal des pistes,
une tude complmentaire reste ncessaire. Lutilisation doutils de simulation 2D et Spice
nous permettrait de dfinir les rgles suivre dans limplantation de ce type de scnario.
154
VI.3.2. Evolution de la tension induite en fonction de lisolement vertical mis en

uvre pour un couplage superpos
Un autre scnario que lon peut rencontrer sur les circuits est le couplage entre deux
signaux superposs isols par une couche intermdiaire. On peut gnralement rencontrer ce
type de couplage dans les couches externes.
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Dans le cas prsent, le bruit induit diminue sensiblement par rapport aux scnarios 3 et 6
mais reste important et est proche du bruit obtenu avec un couplage superpos en couche
interne. Les faibles paisseurs de dilectriques des couches via en sont la cause. Lpaisseur
des deux dilectriques associe celle de la couche de cuivre reprsente 180 m ce qui est
infrieur 2W et ce avec une surface de vis--vis importante. Le scnario 4 ne prsente pas de
couche intermdiaire mais lpaisseur de dilectrique dans les couches internes est de 250 m.
Tout cela explique le fait que le bruit induit reste consquent par rapport au scnario 4. La
superposition des signaux est galement viter dans le cas prsent.
Le scnario 5 fait apparatre une diffrence importante par rapport aux autres scnarios ; le
couplage augmente au del de 130 mm. Cela sexplique par le fait quun des conducteurs se
retrouve en couche 1, le signal le parcourant voit donc sa longueur donde augmenter. En
effet, les scnarios en Microstrip enterrs sont dans un environnement dilectrique alors que
le conducteur en couche 1 est dans un environnement non homogne (air+dilectrique) quil
est ncessaire de calculer. Le conducteur est entour par lair (= 0) et par le dilectrique (=
0.r). La permittivit effective dpend de la gomtrie de la ligne et en particulier du rapport
W/H. Lorsque la piste est trs troite eff tend vers (r+1)/2 [GAUTIER 2001] [SCHNEIDER
1969]. Avec ces donnes nous obtenons eff = 2.3 et =0.73 m. Donc le couplage atteint son
maximum 182 mm (/4). En faisant varier la longueur de couplage sous Allegro, on a pu
noter une dcroissance pour une longueur de couplage de 190 mm.
VI.4. Etude des couplages multiples

La mise en uvre dun couplage multiple engendre des perturbations importantes ; avec
lassociation de couplages adjacents et superposs en couche externe. Les niveaux de tension
induite dans le cas o les agresseurs commutent dans le mme sens entraneront de srieux
dysfonctionnements. Ce paragraphe traite ces diaphonies dcrites par la figure 140 pour une
longueur de couplage de 4 et de 130mm, les rsultats sont donns au tableau 33.
figure 140 : Couplage multiple 1 victime / 9 agresseur (W=1) ODD - FEXT
Loutil tudie, dans le calcul des lments liniques, lensemble des conducteurs coupls
avec la piste analyse. La taille des matrices dpend donc du nombre de conducteurs qui
perturbent la ligne victime. Pour les deux cas nous retrouvons des matrices 9x9 qui sont
reprsentatives de la zone o le couplage a t mis en uvre et qui correspondent avec celles
calcules laide de MMTL (Annexe 3).
155
Loutil Allegro fonctionne comme pour deux conducteurs. Il utilise le front le plus rapide
du modle de simulation et calcule pour chaque agresseur la tension induite sur la victime.
Enfin, loutil considre lensemble des courbes et additionne les diffrentes tensions induites.
La piste victime a donc le total des diffrents agresseurs pour le pire des cas, car ces derniers
commutent tous dans le mme sens. Une commutation dans un sens oppose et simultane de
deux agresseurs entrane une annulation de la tension induite sur la victime.
Scnario SC7_V0
(LC=4mm)
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A13
A2
A1
A12
V0
A7
A14
A3
A6
Agresseur
A14
A12
A13
A6
A7
A3
A1
A2
Groupe
Tension
ODD
79,07
198,7
193,2
159,1
224,8
34,41
170,7
36,09
605,3
Scnario SC7_V1
(LC=130mm)
A11
A15
A10
A9
V1
A4
A5
A8
A0
Agresseur
A15
A10
A11
A9
A4
A5
A8
A0
Groupe
Tension
ODD
211,9
249,4
104,6
472,8
593,2
104,1
225,4
251,2
2077
tableau 33 : Calcul de la diaphonie induite par Allegro pour un couplage multiple
Si on somme directement les valeurs maximales obtenues pour chaque agresseur on

trouve des diffrences, surtout dans le cas dun couplage de 4mm :
-
Lc=4 : 1096 mV contre 605 en ODD et 701 contre 419 en EVEN,

Lc=130 : 2213 mV contre 2077 en ODD et 1138 contre 1301 en EVEN.
Les pistes ne prsentent pas les mmes longueurs ce qui entrane un dphasage entre les
signaux parcourant le conducteur victime. Ce dphasage explique les diffrences notes pour
le couplage de 130mm.
Le couplage de 4 mm reprsentant 2,7 % de la longueur de la ligne, a peu deffet vis--vis
du reste de la topologie. Les courbes produites pour chaque agresseur prsentent donc des
allures diffrentes et des dphasages importants.
Bien que loutil fasse la somme des diffrentes contributions cela ne consiste pas
additionner les valeurs maximales. Ces dernires ntant pas en phase, il est difficile
thoriquement de dfinir les valeurs que lon obtiendra dans le cas dun multi-couplage. Une
tude simplifie mettant en uvre deux agresseurs est disponible en annexe. On y compare
les rsultats issus dAllegro une tude que nous avons effectue sous Spice. Les rsultats
issus dAllegro sont cohrents avec notre analyse. Celle effectue sous Spice ne modlise que
les zones de couplages et ne prsente pas de dphasage. La tension rsultante est bien la
somme des tensions induites par chaque agresseur.
VI.5. Conclusion partielle

Les diffrents scnarios implants sur le vhicule de test nous ont permis de traiter un
grand nombre de situations de diaphonie que lon rencontre sur nos circuits. Nous avons pu
pour chacun, observer leurs effets et interprter les rsultats. Cette partie est capitale car elle
peut nous permettre de dfinir des rgles de routage appliquer sur les signaux considrs
comme critiques (ex : clock, reset, bus rapides, ). Ce recul sur une structure dempilage
156
classique nous prcise en effet les zones o il est prfrable de router les signaux critiques
(couches internes) et les scnarios quil faudra proscrire des cartes (superposition).
VII.
CONCLUSION ET PERSPECTIVES
tel-00505781, version 1 - 26 Jul 2010
Ce chapitre traitant les phnomnes de couplage par diaphonie a permis de rpondre aux
besoins de lentreprise. Une premire tape a permis de mettre en uvre un modle de
simulation Spice pour comprendre et valider la mthodologie utilise par loutil danalyse de
la suite Cadence. Une fois le paramtrage de loutil de simulation dfini, une tude de
corrlation entre la mesure et la simulation fut ensuite ncessaire pour confirmer que la
mthodologie utilise et que la configuration de la suite logicielle nous permettaient dobtenir
des simulations reprsentatives du fonctionnement rel dune carte physique.
Enfin, cette tude a rendu possible ltude des scnarios couramment rencontrs sur les
circuits. Leur analyse nous a permis de quantifier les risques engendrs et de dfinir des rgles
respecter pour minimiser lapparition de couplages sur les cartes.
Les perspectives pour amliorer lanalyse de la diaphonie sont ltude des couplages entre
vias ou entre un via et une piste. Loutil ne permet pas ce type de simulation ; la mise en place
dune tude 3D permettrait dvaluer les risques que cela pourrait engendrer et de dfinir des
indicateurs et des rgles de conception.
Enfin, il sera ncessaire de travailler dans le futur sur les couplages dans les liens sries
rapides. Ces signaux multi-gigabit demandent des mthodes danalyse et de modlisation plus
avances. Aujourdhui, les outils utiliss permettent seulement dtudier lintgrit du lien
seul, il est donc indispensable au vu de lutilisation croissante de ces liens dans les cartes de
savoir simuler puis estimer les risques de couplage par diaphonie.
157
158
tel-00505781, version 1 - 26 Jul 2010
tel-00505781, version 1 - 26 Jul 2010
Chapitre V : La stabilit des masses et des alimentations
CHAPITRE V
STABILITE DES MASSES ET DES
ALIMENTATIONS
159
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160
I. INTRODUCTION
tel-00505781, version 1 - 26 Jul 2010
Au cours des quinze dernires annes les tensions dalimentation ont diminu dun facteur
suprieur 5 afin de rduire la consommation dynamique des composants. Cette volution est
accompagne dune augmentation importante du courant consomm par les composants,
entranant aujourdhui des contraintes trs strictes sur la ralisation de lalimentation
lectrique [INTEL 2009]. Afin de respecter ces contraintes, limpdance cible des plans
dalimentation a t divise par 100 pour atteindre quelques centaines de milli-ohms. Dautre
part, la frquence jusqu laquelle il est ncessaire de dcoupler les plans dalimentation a
volu proportionnellement la vitesse de fonctionnement des circuits intgrs. La mise en
uvre des circuits dalimentation ainsi que le choix et le positionnement des condensateurs de
dcouplage devient donc critique. On souhaite aujourdhui simuler le comportement de
lensemble des potentiels afin de valider pour chacun deux lamplitude des variations de
tension et de respecter les tolrances imposes par les composants.
La figure 141 dcrit la constitution du rseau dalimentation. Il est compos dun
rgulateur, de condensateurs de dcouplage, du plan dalimentation ainsi que de composants
relis ce plan, modliss ici par une source de courant (source de bruit).
figure 141 : Description de lensemble des lments constituant le rseau de distribution des alimentations
Cette figure illustre la problmatique. Le rgulateur et les composants rattachs au plan

permettent de dfinir la contrainte dimpdance ne pas dpasser pour assurer la stabilit des
niveaux de tension. La zone daction du concepteur lors de la cration du circuit imprim
concerne les lments centraux et ncessite de travailler sur limpdance globale du systme.
Le but tant de minimiser cette impdance de faon viter une variation trop importante des
niveaux de tension engendrs par lappel de courant des composants. Pour minimiser
limpdance du rseau de dcouplage il faut :
-
optimiser la forme du plan dalimentation,

choisir judicieusement les condensateurs de dcouplage,
limiter limpdance de connexion entre le rgulateur et le plan,
limiter les inductances parasites introduites par limplantation des condensateurs.
Ltude du comportement des plans dalimentation est effectue laide de loutil

Power Integrity de la suite Cadence. Nous prsenterons son principe de fonctionnement et
nous valuerons les rsultats obtenus dans la caractrisation des plans et des modles de
161
condensateurs utiliss. Nous utiliserons ensuite cet outil afin de comparer les rsultats obtenus
pour lensemble plan et condensateurs dans le cas dun dcouplage au niveau du composant et
dans le cas dun dcouplage rparti sur le plan. Lensemble de ces analyses doit nous
permettre de mieux matriser la mise en place des plans dalimentation ainsi que le choix et le
placement des condensateurs de dcouplage.
Toutes les tudes sont effectues sur le Plan VCCINT, potentiel qui assure lalimentation
des curs et qui prsente les consommations les plus importantes. Les diffrentes mesures
sont ralises sur un cuivre sans composant autre que les condensateurs associs aux
diffrentes tudes. Cette configuration est reprise dans loutil de simulation. Les mesures sont
faites laide dun analyseur de rseau vectoriel (VNA) qui nous permet de caractriser les
plans dalimentation seuls ou avec des condensateurs. Les accs au plan dalimentation pour
la mesure se font laide de connecteurs SMA, implants spcifiquement sur le vhicule de
test.
II. PRSENTATION DE LOUTIL POWER INTEGRITY
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II.1.Introduction
Loutil Power Integrity de Cadence (PI) assiste le concepteur dans la dfinition ou la
validation dun rseau de distribution dalimentation (PDN : Power Distribution Network).
Les composants constituant un PDN sont le rgulateur (VRM : Voltage Regulator Module),
les condensateurs de dcouplage et la paire de plans constitue du potentiel que lon souhaite
tudier et du plan de masse (cf. Chapitre I II.5.4). Loutil permet la ralisation de simulations
pr-routage single-node et de simulations post-routage multi-node sur une plage de
frquences dfinie afin de vrifier que limpdance de lensemble plans et condensateurs reste
infrieure limpdance cible en diffrents points de la carte (cf. chapitre I II.5.2).
II.2.Modlisation du rgulateur (VRM)

Loutil PI modlise le comportement dun rgulateur laide dune source de tension
idale et de quatre lments passifs comme le prsente la figure 142 [SMITH 1999]. Le
fonctionnement dun rgulateur dcoupage est non linaire en raison de la commutation des
interrupteurs (S1/S2). La modlisation se fait au sens des valeurs moyennes pour se ramener
un comportement linaire. Le modle est simul laide dune analyse de type SPICE ce qui
permet dobtenir des temps de simulation rapides la fois dans une analyse frquentielle et
temporelle.
(a)
(b)
figure 142 : (a) Diagramme simplifi dun rgulateur dcoupage (b) Modlisation de ltage de
rgulation
Le modle comprend [CADENCE 2006] :

162
- R0 :
- Lout :
- Rflat :
- Lslew :
rsistance quivalente entre la sortie du VRM et la charge.

inductance parasite du botier et de la piste entre la sortie du VRM et le plan.
rsistance quivalente srie (ESR) du condensateur (C1).
inductance associe la dynamique et lefficacit du rgulateur.
Linductance Lslew dtermine le temps de rponse en courant par rapport aux variations de
tension maximum autorises. Ce modle permet dobtenir un comportement en frquence
prcis, valable dans une bande de 1KHz quelques centaines de KHz.
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II.3.Simulation Single-Node
figure 143 : Schma quivalent dune simulation Single-Node
La simulation single-node permet de vrifier si le rseau de condensateur choisi pour

la conception est suffisant pour atteindre limpdance cible dans un contexte idal. Pour cela
elle tient compte du VRM, de la surface des plans et du modle des condensateurs. Tous les
lments sont localiss en un mme point. La simulation ne tient donc pas compte du
placement physique des condensateurs et modlise la paire de plans par une simple capacit.
Les inductances parasites introduites par le placement du condensateur, ainsi que par les
plans, ne sont donc par prises en compte dans ce type de simulation. La figure 143 reprsente
le circuit quivalent au rseau de dcouplage dans ces conditions.
La suite de ce paragraphe est consacre lanalyse single-node effectue sur le
vhicule de test au cours de la ralisation du schma. La figure 144 montre les rsultats de
lanalyse single-node du plan VCCINT. Lobtention de cette courbe a ncessit de
configurer le modle du VRM, de dfinir limpdance cible (quation [18]), de renseigner
lensemble des modles de condensateurs et de dfinir la forme globale de la paire de plans
(surface/isolement entre les couches de potentiel et de masse). Le tableau 34 dcrit les
paramtres choisis pour ltude. La description des condensateurs est issue des modles du
fabricant KEMET.
La courbe en noir prsente limpdance du VRM et de la paire de plans sans les
condensateurs de dcouplage. Cette impdance est dfinie principalement par linductance du
VRM et la capacit du plan, ce qui explique le pic 42 MHz.
La courbe rouge correspond limpdance du plan avec les condensateurs de dcouplage
associs ; on y retrouve les rsonances et antirsonances provoques par les diffrents
condensateurs. La simulation single-node permet de constater que, dans un cas idal, la
courbe respecte limpdance cible de 12 m dfinie par la droite bleue. Le dcouplage est
effectif jusqu 435Mhz.
163
C
220 F
22 F
100 nF
10 nF
1 nF
Lslew=14,6 nH
Potentiel
1,2 V
Modlisation des condensateurs

ESR
ESL
10,46 m
2,2 nH
3,62 m
0,9 nH
28,5 m
0,86 nH
328 m
1,90 nH
634 m
0,99 nH
Modlisation du VRM
Rflat=10,46 m
Lout=4 nH*
Impdance cible
Ondulation (V)
Variation de courant
5%
5A
Quantit
3
8
100
100
100
Rout=1 m*
Valeur
12 m
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* Pr-routage : Valeurs par dfaut.

tableau 34 : Configuration outil single-node pour ltude du plan VCCINT
Pic dantirsonance du plan
22F
100nF
1nF
220F
10nF
figure 144 : Simulation Single-Node du plan VCCINT du vhicule de test
Ce type de simulation localise, base sur des simulations de type Spice permet dobtenir
des temps de simulation trs rapides, infrieurs la minute. Cependant, les hypothses et les
simplifications sont trs fortes et les rsultats dfinissent uniquement le rseau minimum
implanter.
II.4.Simulation Multi-Node
Une fois le routage des plans et des condensateurs effectu, il est possible deffectuer une
analyse multi-node . Cette analyse 2D est beaucoup plus prcise car elle tient compte de la
forme relle du plan, des cavits et de la localisation du VRM, des condensateurs et des
sources de bruit. Lensemble des lments parasites lis au cblage, et en particulier les
inductances parasites daccs aux plans (inductance monte), sont galement pris en compte
dans les simulations.
164
Loutil effectue un dcoupage rgulier du plan (figure 145), qui peut aller jusqu 64x64
mailles, suivant la prcision dsire par lutilisateur. Loutil dlivre pour chaque maille une
courbe de limpdance en fonction de la frquence.
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figure 145 : Maillage (8x8) de la paire de plan tudie pour une caractrisation lectrique [SMITH 2000]
Les plans dalimentation et de masse sont maills et convertis en un rseau de nuds

reprsentant le comportement distribu du rseau dalimentation tudi. Les plans sont
modliss par un rseau de lignes de transmission, caractrises par des paramtres RLCG. Le
modle dun nud prsent la figure 146 est dfini par quatre lignes de transmission
connectes en toile.
figure 146 : Modle comportemental de la paire de plans
Pour tenir compte plus finement de la gomtrie relle du plan, chaque maille peut tre
dcoupe de faon adaptative. Un niveau dadaptation de 8 dfini par lutilisateur entrane au
maximum un redcoupage de chaque maille en 64 cellules (8x8). Le niveau dadaptation
permet daffiner les zones de plan prsentant une non homognit comme par exemple un
trou d un via ou une cavit (dcoupe) dans le plan.
Loutil autorise une prcision maximale de 1/256me de la longueur et de la largeur des
plans tudis soit 65536 cellules. Pour limiter le temps danalyse, loutil ne slectionne dans
chaque maille que la courbe correspondant la cellule ayant la surface la plus importante.
Cette modlisation permet dobtenir des simulations fines et localises. Le temps de
simulation, dpendant du maillage et du niveau dadaptation choisi, sont acceptables du fait
de lutilisation du modle lectrique quivalent prsent figure 146 et de lutilisation dun
solveur de type circuit.
La suite de cette partie prsente lanalyse multi-node effectue sur le vhicule de test
aprs ralisation du cuivre. Nous tudions le dcouplage implant au niveau des FPGA. Les
condensateurs dfinis sont identiques ceux utiliss pour la simulation single-node .
Cependant, les condensateurs lectrochimiques de 220 F, cbls sur un plan diffrent de
VCCINT, napparaissent pas dans ces simulations.
165
Aprs le placement du VRM (prs de la source dalimentation) et des sources de bruit (au
niveau des FPGA), on dfinit le maillage (32x32) et le niveau dadaptation (8). Le plan est
dcoup en 48384 cellules et la simulation nous dlivre 756 courbes (figure 148).
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figure 147 : Vision du plan avant et aprs maillage
Le dcoupage choisi ici est maximum, malgr un nombre de cellules infrieur 65536. En
effet, toutes les zones o les plans ne se superposent pas sont ignores. La surface des plans
reprsente environ 74 % de la surface de la carte (figure 147), il en rsulte 756 mailles.
Quand loutil met en uvre le niveau adaptatif, il dcoupe chaque maille en 64 cellules
maximum, ce qui revient un dcoupage comprenant 48384 cellules. Dans ces conditions,
une simulation dure environ 90 minutes et permet dobtenir les 756 courbes reprsentant
limpdance du rseau dalimentation pour chacune des mailles.
figure 148 : Courbes issues de la simulation multi-node
Cette courbe nous permet de voir, suivant la zone du plan tudi, que les impdances
varient trs sensiblement surtout au-del de 10 MHz. Le placement des sources de bruit et des
condensateurs est localis, les rsonances hautes frquences introduites par le plan diffrent
dun point un autre.
Dans ltude du vhicule de test (figure 47), nous nous intressons lalimentation des
FPGA. La figure 149 permet dtudier la qualit du dcouplage au niveau des broches
166
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dalimentation. La courbe rouge reprsente un nud situ en dessous du FPGA de droite, la

noire correspond au FPGA de gauche. Cette simulation prsente, par rapport la singlenode , des dpassements de limpdance cible. Le pic dantirsonance situ entre les
frquences de rsonance des condensateurs de 22 F et de 100 nF est augment et la
frquence de validit du dcouplage diminue fortement pour le FPGA de gauche. Ces deux
phnomnes sont dus la prise en compte des lments parasites, principalement inductifs :
plan rel et cblage des condensateurs dfinis ici par dfaut . Limpdance prsente des
frquences non dcouples (3,6 Mhz et 89 MHz) et le dcouplage est effectif suivant les
zones du PCB jusqu des frquences allant de 200 MHz 410 MHz.
figure 149 : Courbes de la simulation multi-node (rouge) FPGA de droite (noir) FPGA de gauche
Dans le cadre du dveloppement dun produit, cette simulation est effectue avant lenvoi
en fabrication du PCB. Cela permet de dfinir et de mettre en uvre les modifications
apporter pour respecter la contrainte dimpdance cible sur lensemble de la gamme de
frquence.
II.5.Conclusion partielle
Cette partie nous a permis de prciser le fonctionnement de loutil Power Integrity
travers :
- Une simulation single-node permettant dobtenir une caractrisation simplifie du
rseau de dcouplage et donnant une premire indication sur le choix des condensateurs de
dcouplage dfini durant la cration du schma.
- Une simulation multi-node permettant dobtenir une caractrisation plus prcise du
rseau dalimentation en tenant compte des lments parasites et du placement rel des
diffrents composants. La prcision des rsultats dpend cependant du choix du maillage et du
niveau dadaptation, ainsi que des modles de composants. En fonction de la position sur le
plan, les courbes ont montr une variabilit importante des rsultats entre 400 MHz et 1 GHz.
Les diffrences observes entre les simulations pr et post-routage montrent lintrt et
limportance de la simulation multi-node . La validit de ces rsultats sera tudie par la
suite, en les comparant aux rsultats de mesures, dans les conditions que nous allons
maintenant dfinir.
167
III. CONDITIONS DTUDE ET DE MESURE

III.1. Introduction
La caractrisation du plan et des modles de condensateurs est effectue laide dun
analyseur de rseau vectoriel (VNA) sur un cuivre nu. Les mesures sont compares des
simulations pour permettre dtudier la validit de loutil Power Integrity.
Ce paragraphe dcrit le cadre dans lequel sont effectues les mesures et les simulations.
Les mesures effectues laide du VNA permettent dobtenir les paramtres S du plan. Les
simulations dlivrent limpdance du plan en fonction de la frquence Z(f). Pour pouvoir
comparer les rsultats issus de la mesure et de la simulation, les paramtres S sont retranscris
en paramtres Z laide de formules analytiques.
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III.2. Conditions de mesure

Les mesures sont effectues laide dun analyseur de rseau vectoriel HP8753ES. Ce
VNA permet de dterminer les paramtres S de diple passif ou actif. Lappareil dispose
dune bande passante, allant de 30 KHz 3 GHz, suffisante dans ltude des plans qui est
gnralement effectue du continu 1 GHz.
III.2.1. Calibration
Pour dfinir les paramtres S, le VNA injecte un signal laide dune source RF et mesure
la partie du signal rflchie et celle transmise. Enfin, laide de la rfrence issue du signal
envoy, il dtermine les paramtres S11 et S12. Les principales erreurs de mesure sont les
erreurs systmatiques dues aux imperfections de lanalyseur. Il y a dans chaque sens de
mesure six erreurs corriger (directivit du coupleur/dsadaptation source et charge/rponses
frquentielles/diaphonie).
Lobtention dune mesure impose donc au pralable de calibrer lappareil. Llimination
des imperfections ncessite deffectuer des mesures en rflexion avec trois circuits (circuit
ouvert / court-circuit / et charge 50 ) puis en transmission laide dun I.
La calibration est idale quand elle se place dans un cas identique la mesure effectuer.
Dans notre cas, il aurait fallu crer un cuivre, prsentant les mmes proprits physiques que
notre dmonstrateur et implantant les mmes SMA. Cela aurait permis dliminer lensemble
des perturbations (cble/SMA/soudure) et de corriger les erreurs jusqu laccs au plan
tudi. Notre carte ne prvoyant pas cette fonction, nous utilisons le kit de calibration 85033E
dvelopp par lindustriel Agilent prsent la figure 150.
figure 150 : Kit de calibration

168
La calibration est donc effectue, mais ne tient pas compte des caractristiques relles du
SMA et de la soudure qui le relie au PCB. Cela pourra introduire des erreurs dans la mesure.
III.2.2. Mesure du plan et des capacits
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Pour mesurer limpdance du plan, nu ou avec des condensateurs implants, nous utilisons
le VNA pour mesurer les pertes par insertion (figure 151). Le vhicule de test dispose
seulement de deux connecteurs SMA relis au plan dalimentation. Le VNA effectue une
mesure des paramtres S en rflexion et transmission entre le premier SMA (Port 1) et le
second SMA (Port 2).
figure 151 : Mesure sur le vhicule de test laide du VNA
Comme pour la mesure des plans dalimentation, nous utilisons le VNA pour la mesure
des diffrents condensateurs. Ces condensateurs sont cbls entre deux SMA comme le
montre la figure 152.
Capacit
GND
me
Capacit
figure 152 : Cblage du condensateur pour la mesure VNA
169
Les paramtres S obtenus lissue des mesures sont ensuite utiliss pour calculer
limpdance en fonction de la frquence.
III.2.3. Dfinition des paramtres Z partir des paramtres S
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Une fois les paramtres S mesurs, il faut les transcrire en paramtres Z. La figure 154
dcrit la mesure effectue avec le VNA. Le systme peut donc tre caractris laide dun
modle quadripolaire. Limpdance caractriser tant faible, nous avons choisi un modle
lectrique quivalent en T (figure 153).
figure 153 : Modle en T du quadriple
figure 154 : Principe de la mesure
La matrice Z associe au quadriple est rappele par lquation [30].
V1 Z11
V = Z
2 21
Z12 I1
Z 22 I 2
[30]
Limpdance du plan que nous souhaitons mesurer correspond limpdance ZC du circuit

en T, reprsentative des pertes par insertion. Elle est gale au terme Z12 de la matrice
impdance. Le calcul exact de Z12 ncessite la mesure de lensemble des paramtres S (S11,
S21, S12, S22). Lquation [31] permet de dfinir limpdance du plan [ORFANIDIS 2004] :
Z 0 2 S12
Z12 =
[31]
(1 S11 )(1 S 22 ) + S12 S 21
Z0 reprsente limpdance interne du VNA et est gale 50 (figure 154). Cette formule
est mise en uvre laide dun calcul effectu lissue de la mesure. Cela permet lobtention
de la courbe Z12(f), que lon peut comparer par la suite aux courbes Z(f) issues de loutil
Power Integrity (figure 159).
170
Des approximations sont cependant possibles, si lon souhaite avoir un rsultat rapide lors
de la mesure. A partir de S12 dfini par lquation [32], on peut dduire une nouvelle
formulation de Z12 (quation [33]).
S12 =
Z12 =
2.Z12 .Z 0
( Z11 + Z 0 )( Z 22 + Z 0 ) Z12 .Z 21
[32]
S12 ( Z11 + Z 0 )( Z 22 + Z 0 )
S Z
2
Z 0 + 12 12
2
[33]
Les plans dalimentation ont des impdances trs faibles et limpdance Z0 du VNA est
gale 50 . En faisant les approximations suivantes (Z0>> Z11, Z0>> Z22 et Z0>> S12.Z12/2)
on obtient lquation simplifie [34] suivante :
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Z12 =
Z0
S12
2
[34]
Dautres translations sont possibles notamment en utilisant la formule suivante (quation

[35]) adapte aux faibles impdances [NOVAK2003] :
Z12 =
Z0
S12
2 (1 S12 )
[35]
La figure 155 et la figure 156 prsentent la comparaison des trois mthodes de calcul
prsentes ici partir des paramtres S issus de la mesure du Plan VCCINT vide.
figure 155 : Comparaison des mthodes de conversion (S to Z) de 30 KHz 1 GHz
figure 156 : Comparaison des mthodes de conversion (S to Z) de 30 Mhz 1 GHz

171
Les mthodes de simplification restent, pour notre tude, trs prcises partir de 10 MHz.
Pour des frquences infrieures elles prsentent quelques imperfections. La formule 25xS12
voit son tat initial 25 , ce qui fausse les rsultats en basse frquence. Pour ce qui est de la
formulation dcrite par lquation [35], elle est adapte pour des impdances faibles. A basse
frquence limpdance dun condensateur est trs grande (elle tend vers linfini) donc
lquation diverge trs vite. Ces simplifications serviront lobtention rapide dune courbe en
Z pour sassurer que la mesure ne prsente pas derreurs. Pour la suite de ltude, nous
utiliserons la formule initiale dfinie par Lquation [31].
III.3. Conditions de simulation pour ltude de corrlation
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Ltude comparative est valable si la simulation est effectue dans un contexte quivalent
la mesure sur le vhicule de test. Cela implique de mettre en uvre des simulations multinode tenant compte des plans rels et des lments parasites lis au placement et au routage
des condensateurs. Cela suppose galement de disposer le VRM et les sources de bruit en
cohrence avec la mesure. La figure 157 prsente une vue simplifie du PCB et de la position
des SMA disponibles pour la mesure. Elle permet de dcrire la disposition des lments
(VRM/ source de bruit/ maillage) ncessaires la simulation.
Port 1
Port 2
figure 157 : Conditions de simulation ncessaires ltude de corrlation
La source de bruit et le VRM sont insrs au niveau du SMA dfini comme le Port 1. La
courbe reprsentative de la mesure correspond la cellule la plus proche du deuxime SMA
(Port 2). Le maillage du plan devra donc tre dfini de faon ce quune des mailles soit la
plus proche de lme du connecteur de ce SMA. Pour obtenir une prcision importante, le
maillage sera au plus fin (256x256), soit un maillage de 32x32 avec un niveau adaptatif fix
8. Enfin, il faut que les informations qui dfinissent lempilage du PCB soient prcises.

Le VNA permet dobtenir une mesure satisfaisante de limpdance des plans ou des
condensateurs. Les calibrations du VNA sont effectues pour viter les erreurs systmatiques
de mesure. Cette calibration est ralise dans des conditions assez proches de nos conditions
de mesure. Une mthode a t dfinie pour transcrire les paramtres S issus du VNA en
paramtres Z. La simulation est mise en uvre de manire tre dans des conditions les plus
proches de la mesure.
172
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figure 158 : Principe dtude Mesure vs Simulation
Lensemble des conditions de mesure et de simulation sont matrises. Les rsultats

obtenus sous forme de paramtres Z peuvent tre compars et permettent dtudier la validit
de loutil Power Integrity (figure 158).
IV. CARACTRISATION DU MODLE DU PLAN ET DES CONDENSATEURS

IV.1. Introduction
Cette partie est consacre ltude des modles du plan et des condensateurs. Elle
permettra de dfinir la configuration optimale de loutil Power Integrity et de poser la
problmatique des modles de condensateur et des inductances parasites associes leur
cblage.
IV.2. Caractrisation du modle du plan

Lensemble des mesures est effectu sur le potentiel VCCINT, qui est utilis pour
alimenter le cur de chacun des FPGA. Le but est de dfinir la configuration de loutil nous
permettant dobtenir des rsultats reprsentatifs de ceux obtenus sur les cartes en faisant un
compromis entre la prcision des rsultats et le temps de simulation.
IV.2.1. Configuration de loutil de simulation

Une tude pralable a permis de dfinir le paramtrage mettre en place pour ce qui
concerne le maillage du plan ainsi que le niveau dadaptation pour obtenir une prcision
maximale de loutil. A partir dun maillage (32x32) associ un niveau dadaptation de 8,
nous effectuons plusieurs tests pour dfinir la configuration optimale de loutil nous
permettant dobtenir la meilleure corrlation avec la mesure effectue sur le plan VCCINT
seul, qui nous sert de rfrence. Par dfaut, les simulations se font sur 304 points de frquence
et ne tiennent compte que des deux couches associes au potentiel tudi et la masse.
Les simulations excutes sont listes ci-dessous. Le tableau 35 numre chacune des
configurations et les temps de simulation mis en uvre.
173
1 - Spcifications initiales du circuit imprim : lensemble des simulations se fait laide

des paisseurs de dilectrique spcifies par le fabricant. Ces donnes sont disponibles au
moment de la validation de la carte.
2 - Modification du Stackup : prise en compte des paisseurs, de cuivre et de
dilectrique, obtenues aprs fabrication.
3 - Augmentation du nombre de points : la mesure nous permet dobtenir 801 points
contre 304 en simulation. Pour obtenir un nombre identique de points, la simulation est
effectue en trois temps (30 KHz 10 MHz/ 10 100 MHz/ 100 MHZ 1 GHz).
4 - Simulation Multi-Plan : il est possible de faire des simulations multi-plan pour prendre
en compte tous les lots de plan dun mme potentiel prsents sur les diffrentes couches du
circuit imprim afin daffiner la capacit de couplage et donc la frquence de rsonance.
Mesure
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VNA HP8753ES
Points
Start Stop
Relev
Temps
801
S11 S12 S21 S22
2 mn
Simulations Power Integrity

Spcifications Stackup Augmentation
initiales
rel
nombre points
304
304
801
30 KHz 1 GHz
Z
Z
Z
1H30
1H30
4H30
Multi-Plan
304
Z
4h30
tableau 35 : Configuration mesure et simulations
IV.2.2. Comparaison des rsultats obtenus

La figure 159 prsente les rsultats obtenus. Le tableau 36 dfinit la capacit plan calcule
pour chacun des cas de figure tudis ici.
figure 159 : Etude de corrlation entre la mesure et les simulations Plan VCCINT
Loutil caractrise le potentiel tudi sous forme dune paire de plans, dont la capacit
thorique est dfinie par lquation [36]. La frquence de rsonance de limpdance permet de
dduire linductance du plan, partir de lquation [37].
174
Le plan VCCINT est caractris par une surface S = 549,5 cm2, une paisseur e = 182 m
et une permittivit r = 4,2. La valeur thorique de sa capacit est C=11,2 nF. A partir de la
simulation Stackup rel on relve la premire frquence de rsonance 83,7 MHz, soit
L=0,34 nH. On suppose que linductance nest pas modifie dans les autres configurations, on
peut alors calculer les capacits correspondant aux simulations et la mesure (tableau 36).
C=
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L=
eff S
[36]
e
1
(2F ) 2 C
Stackup Spcifi
Stackup Rel
801 points
Multi-Plan
Mesure
[37]
1re Frquence de
rsonance
87 MHz
83,7 MHz
81,3 MHz
81 MHz
72,2 MHz
Impdance la rsonance
Capacit
90 m
64 m
58 m
53 m
56 m
9,84 nF
11,2 nF
11,3 nF
11,35 nF
14,29 nF
tableau 36 : Calcul des capacits inter-plan
Les courbes correspondant la configuration 801 points et multi-plan sont semblables la

simulation Stackup rel , elles ne sont donc pas reprsentes figure 159. Lallure de
lensemble des courbes obtenues par la simulation est corrle avec celle acquise par la
mesure (courbe noire). Cependant, pour les configurations prsentes ci-dessus, on peut
observer un dcalage de la frquence de rsonance de la capacit plan.
-
Le dcalage le plus important correspond la simulation ralise en amont de la

fabrication avec les donnes de lempilage dont les paisseurs de dilectrique sont
spcifies (courbe rouge). Pour le plan VCCINT, lpaisseur spcifie est de 250 m.
La simulation Stackup rel (courbe bleue) reprend les paisseurs de dilectrique

mesures lissue de la fabrication, ce qui entrane une nette amlioration et permet
dobtenir un rsultat plus proche de la mesure.
Laugmentation du nombre de points (304 801) impose de mettre en uvre trois

simulations, ce qui triple le temps de simulation sans apporter de gain rel sur la prcision
des rsultats.
La simulation multi-plan, permettant de prendre en compte toutes les paires de plans dun
mme potentiel prsentes dans lempilage, modifie trs lgrement la frquence de
rsonance du plan et engendre des rsonances locales.
Le calcul des capacits effectu ci-dessus permet dexpliquer le dcalage frquentiel entre
les courbes. Nous avons vu au cours du chapitre II que les valeurs dfinies avant fabrication et
celles obtenues aprs la ralisation pouvaient prsenter des diffrences importantes. Les
paisseurs de dilectrique obtenues une fois le cuivre fabriqu sont gnralement plus faibles
que les paisseurs spcifies. Ltude du coupon a montr une importante variation de
lpaisseur de dilectrique entre les plans VCCINT et GND : lpaisseur spcifie 250 m
sest trouve rduite 180 m aprs fabrication, ce qui entrane une augmentation de la
capacit inter-plan. A nouveau, on constate que la systmatisation de ltude de coupons et de
mesures laide dun TDR serait ncessaire et permettrait davoir une estimation prcise de la
variation des dilectriques.
175
Les plans de VCCINT et de GND sont spars par un dilectrique de 182m et ont une
surface respective de 549,5 cm2 et 698 cm2. Pour la simulation multi-plan, loutil est
configur de faon lister lensemble des lots de masse ou de VCCINT de surface suprieure
ou gale 8 cm2 (1 % de la surface du PCB). Il en rsulte 20 lots de GND. Seulement quatre
ont des surfaces suprieures ou gales 14 cm2. Les diffrents morceaux de plan se trouvent
des distances importantes de la couche de VCCINT : suprieures 400 m. La capacit
maximum induite par chacun de ces lots est donc de 130 pF, ce qui est ngligeable face la
capacit plan calcule de 11,2 nF.
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IV.2.3. Influence de la permittivit du dilectrique

Aucun des rsultats obtenus en simulation nest reprsentatif des frquences de rsonance
mesures. Ces diffrences pourraient tre engendres par des imperfections dues la mesure,
mais elles sont plus probablement dues la faon de dfinir la permittivit dans loutil. Pour
un dilectrique donn, il est ncessaire de dfinir une valeur de permittivit constante, alors
que le constructeur nous dlivre plusieurs valeurs en fonction de la frquence. Si lon reprend
le calcul de la capacit avec ces valeurs de permittivit, on obtient des variations importantes
(tableau 37).
Frquence
@ 1 MHz
@ 100 MHz
@ 1 GHz
@ 10 GHz
Permittivit ()
5,4
4,24
4,17
3,92
Capacit inter-plan
14,42 nF
11,32 nF
11,14 nF
10,47 nF
tableau 37 : Permittivit en fonction de la frquence et capacits inter-plan
On observe dans le tableau ci-dessus que la valeur de capacit calcule pour r=5,4 est trs
proche de celle dtermine partir de la mesure. Si on reprend la simulation Stackup rel
en dfinissant la permittivit 5,4 on obtient la courbe prsente la figure 160.
figure 160 : Etude de corrlation entre la mesure et la simulation avec r =5,4
Le rsultat obtenu est satisfaisant. Les deux courbes correspondent jusqu la frquence de
rsonance (80 MHz), au-del on observe de lgers dcalages qui vont saccentuer des
frquences proches du Gigahertz, ce qui est cohrent avec la valeur de permittivit choisie,
qui nest pas reprsentative des hautes frquences. Lallure des courbes ainsi que les valeurs
minimale et maximale dimpdance obtenues par la simulation sont trs satisfaisantes.
176
Cependant le choix de cette valeur nest pas acceptable a priori car elle ne correspond pas
la bande de frquence o se situent les rsonances. Une tude complmentaire sur la valeur
relle de la permittivit en fonction de la frquence est ncessaire, mais pour la suite de
ltude nous continuerons travailler avec une valeur de permittivit r = 4,2.
Ltude porte sur la caractrisation de la paire de plans du continu 1 GHz, il est donc
difficile de dfinir la valeur de permittivit la plus adquate dans ce type de simulation. Il en
est de mme pour la tangente de perte qui va galement intervenir dans le calcul complexe de
la permittivit (quation [38]).
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r = ' j ' ' = ' (1 j tan )
[38]
Des mthodes numriques permettent de tenir compte de la variabilit de la permittivit et

sont utilisables dans le domaine frquentiel [DJORDJEVIC 2001], [SVENSSON 2001]
dautres sont plus adaptes au domaine temporel [DEBYE 1929]. Ces mthodes sont
aujourdhui implantes dans dautres outils, tel que Simbeor [SIMBERIAN 2008] qui
retranscrit en frquence la variabilit depsilon et des pertes tangentielles dans ltude de liens
srie multi-gigabit. Les figures suivantes (figure 161-a et figure 161-b) prsentent la
caractrisation de ces paramtres, les illustrations sont issues de loutil Simbeor.
(a)
(b)
figure 161 : Variation dans domaine frquentiel (a) de la constante dilectrique (b) de la tangente de perte
Ce type de mthode serait intressant dans ltude frquentielle des impdances de plan.
Dans le futur, la mesure de ces grandeurs pourrait tre utile et nous permettrait de matriser les
variations en fonction des spcifications faites par ISOLA au mme titre que les paisseurs de
dilectrique. De nombreuses mthodes permettent la mise en uvre dune telle mesure sur des
chantillons de dilectrique [NICOLSON 1970] [HP 8510], sur des lignes de transmission
[RIEDELL 1990] et sur des substrats mtalliss [NAPOLI 1971] et ce laide dun analyseur
de rseau, dun pont dimpdance et dun rflectomtre.
IV.2.4. Conclusion partielle

Ltude de la stabilit des alimentations ncessite davoir un outil capable de caractriser
et de calculer limpdance des plans dalimentation. Cette partie a permis de vrifier que
loutil dvelopp par Cadence rpondait nos attentes en ce qui concerne lallure et les
impdances obtenues. Cependant, lexactitude en frquence ncessiterait la prise en compte
dune permittivit complexe variable avec la frquence.
Un autre lment capital dans ltude de la stabilit du rseau dalimentation est le
condensateur. Une tude est indispensable pour valuer les modles de simulation permettant
de caractriser les condensateurs utiliss dans le rseau de dcouplage.
177
IV.3. Caractrisation et modles des condensateurs

Dans cette tude nous nous intressons aux condensateurs cramiques multicouches
(MLCC : Multi Layer Ceramic Capacitor) utiliss sur nos cartes pour dcoupler les hautes
frquences (10MHz 400 MHz). Dautres technologies sont galement utilises
(condensateurs lectrolytiques) mais elles ne sont pas tudies pour linstant.
La base de donnes des composants permet de dfinir pour chaque condensateur :
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une rfrence,
une empreinte pour la mise en place du schma,
une empreinte pour la ralisation du PCB,
un modle de simulation quand il est disponible.
Quand plusieurs composants prsentent les mmes caractristiques lectriques et

gomtriques, ils sont rassembls sous une rfrence unique. Par exemple, pour un
condensateur cramique 0402 X7R de 1 nF et de tension nominale 10 V, il existe une seule
rfrence qui peut provenir de 7 constructeurs diffrents (VISHAI, KEMET, SRT, ROHM,
AVX, NOVACAP et YAGEO). Ce rfrencement permet dviter les doublons pour ce qui
concerne les empreintes et facilite la gestion des approvisionnements. Cependant une telle
gestion ne permet pas de connatre lorigine du condensateur et par consquence de dfinir le
modle de simulation utiliser.
Dautre part, peu de fabricants rendent disponibles leurs modles. Loutil KEMET Spice
Software du constructeur KEMET met disposition lensemble des modles des
condensateurs quil produit. Par dfaut, nous renseignons tous nos modles de condensateurs
laide des rsultats issus de cet outil en fonction :
-
du type de condensateur (cramique / tantale / aluminium),

du type de botier (0201 / 0402 / 0603 /),
du dilectrique utilis (COG / X5R / X7R /),
de la tension nominale,
de la capacit.
Cet outil nous permet davoir un modle Spice RLC de condensateur [PRYMAK 1995].
Cela reprsente un modle trs simple de condensateur, qui permet cependant dobtenir des
prcisions acceptables. Un modle distribu du condensateur permettrait dobtenir une
caractrisation plus optimale [SMITH 2002] [LI 2001].
En utilisant une seule source de modle, nous limitons la reprsentativit de ltude car
cela tend dire que les paramtres intrinsques des condensateurs prsentent des
caractristiques lectriques et gomtriques similaires quelle que soit leur provenance.
Valeur
100 nF
10 nF
1 nF
Technologie
Cramique
Cramique
Cramique
Botier
0402
0402
0402
Tension
10 V
25 V
50 V
Dilectrique
X5R
X7R
X7R
Prcision
10 %
10 %
10 %
tableau 38 : Dfinition des condensateurs cramiques utiliss pour le dcouplage des plans
178
Pour le vhicule de test 3 rfrences sont utilises pour dcoupler les plans en haute
frquence (tableau 38). A travers des mesures et des simulations, nous allons caractriser les
modles de ces trois condensateurs et les comparer aux modles fournis par KEMET.
IV.3.1. Extraction du modle

Le modle dun condensateur de dcouplage est prsent la figure 162. Les lectrodes
sont associes des conducteurs, ces derniers ont donc une rsistivit reprsente par une
rsistance srie quivalente (ESR) et une inductance (ESL).
figure 162 : Circuit quivalent dun condensateur
tel-00505781, version 1 - 26 Jul 2010
Le comportement du condensateur est donc capacitif en dessous de la frquence de

rsonance et devient inductif au del. Limpdance du condensateur est dfinie par lquation
[39] et est illustre la figure 163.
Z = R + jL +
1
jC
[39]
Aprs avoir configur le logiciel KEMET avec lensemble des caractristiques du

condensateur (tableau 38), loutil trace une courbe correspondant la rponse frquentielle du
condensateur (figure 163).
figure 163 : Comportement de limpdance dun condensateur en fonction de la frquence.
La frquence de rsonance est donne par lquation [40] :

f=
1
2 LC
[40]
En se plaant la frquence de rsonance du condensateur, les paramtres correspondant

lESL et lESR sont dlivrs par loutil. Le tableau 39 numre les modles RLC relevs pour
les 3 condensateurs MLCC.
179
Valeur
Z (ESR)
ESL
100 nF
10 nF
1 nF
28,5 m
328 m
634 m
0,86 nH
1,90 nH
0,99 nH
100 nF
10 nF
1 nF
Frquence
Rsonance
17,30 MHz
38,00 MHz
166,0 MHz
tableau 39 : Modles KEMET des condensateurs cramiques
IV.3.2. Inductance monte
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On utilise des condensateurs pour diminuer limpdance du plan sur une large bande de
frquence. Cependant lefficacit des condensateurs dpend de la faon dont ils sont
implants sur le circuit imprim. La connexion du condensateur au via ou la liaison des vias
aux plans sont soigner pour viter lapparition dimportantes inductances parasites [ROY
1998] [MILIORN 2004]. On dfinit cet effet parasite de connexion par le terme inductance
monte . La prise en compte du placement des condensateurs est donc capitale [CHEN
1996]. Au-del du modle intrinsque du condensateur, loutil Power Integrity permet de
prendre en compte la valeur de linductance monte travers un solveur Fast-Henry .
Trois inductances vont diminuer lefficacit du condensateur [ROY 1998] :
-
Le placement des vias par rapport aux pads du composant,

La boucle forme entre les pads et les plans dalimentation,
Linductance intrinsque du condensateur.
La figure 164 compare lvolution des inductances que lon rencontre sur les circuits avec
celles obtenues sur le vhicule de test. Ces rsultats montrent la ncessit dun effort
important au moment du placement routage pour diminuer les lments parasites ; la densit
et la complexit dune carte rend plus difficile la limitation de ces inductances. Limplantation
des condensateurs ncessite donc une attention particulire.
figure 164 : Comparaison de contribution des inductances parasites
La figure 165 prsente des motifs de condensateurs implants en utilisant des vias
traversant dont linductance monte est calcule par loutil Fast-Henry (tableau 40). Les cas 2,
4, 5, 6 sont des cblages que lon retrouve couramment sur nos cartes alors que les cas 1 et 3
sont des motifs conseills pour limiter linductance parasite. La qualit du cblage des
condensateurs peut faire varier linductance parasite dun facteur 4. Sur le vhicule de test, les
valeurs dinductance monte calcules voluent entre 1 nH et 5 nH.
180
2
4
1
3
tel-00505781, version 1 - 26 Jul 2010
figure 165 : Motifs dimplantation des condensateurs (vias traversants)
Motif
1
2
3
4
5
6
Lm
0,353 nH
1,084 nH
0,593 nH
1,084 nH
1,276 nH
2,172 nH
Remarques
Cas optimal
Cas courant
Cas trs optimis
Cas courant
Cas trs peu optimis
tableau 40 : Relev des valeurs des inductances montes calcules par Fast Henry (vias traversants)
Les inductances montes peuvent tre consquentes par rapport aux inductances
intrinsques dfinies par les modles KEMET et ont un impact trs important sur lefficacit
des condensateurs : la frquence de rsonance diminue de faon significative et son
impdance augmente. Par dfaut loutil paramtre linductance parasite 325 pH qui
correspond au cas optimal prsent ci-dessus. Afin dvaluer limportance de linductance
parasite sur les rsultats de simulation obtenus en utilisant Power Integrity , nous
effectuerons les premires simulations avec la valeur par dfaut.
IV.3.3. Mesure des rponses frquentielles des condensateurs

La figure 166 prsente la comparaison entre le modle KEMET (courbe bleue) et le
modle mesur (courbe rouge) du condensateur de 100 nF. Le tableau 41 compare les
modles obtenus.
figure 166 : Simulation et mesures du condensateur 100nF

181
Pour chaque courbe on relve les modles obtenus. LESR est mesure au creux de
rsonance, la capacit quant elle est calcule partir de la partie de la courbe capacitive
voluant en 1/C. Enfin, linductance est obtenue la frquence de rsonance (quation [37]).
Scnario
Z (ESR)
ESL
Modle KEMET
Modle mesur
28,5 m
29,9 m
0,86 nH
1,43 nH
100 nF
95,5 nF
Frquence
Rsonance
17,3 MHz
13,6 MHz
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tableau 41 : Modles KEMET et modles mesurs Condensateur 100nF
LESR mesure est satisfaisante et la valeur de la capacit calcule respecte la tolrance

de 10 % indique par le fabricant. Linductance intrinsque (ESL) mesure est 2 fois plus
importante que celle donne par le modle. Ces diffrences vont engendrer une divergence
des rsultats partir de 10 MHz entranant une non-corrlation entre la mesure et la
simulation. La mesure peut introduire au-del de linductance intrinsque une inductance
monte induite par le cblage du condensateur sur le SMA. La faible variation de la valeur de
la capacit ne va pas apporter de diffrences importantes. Linductance mesure engendre des
diffrences qui vont sensiblement modifier lallure de la courbe.
modle mesur (courbe rouge) du condensateur de 10 nF. Le tableau 42 compare les modles
obtenus.
figure 167 : Simulation et mesures du condensateur 10nF
Scnario
Z (ESR)
ESL
KEMET
Condensateur
330 m
73 m
1,90 nH
1,08 nH
10 nF
8,98 nF
Frquence
Rsonance
36,5 MHz
51,1 MHz
tableau 42 : Modles KEMET et modles mesurs Condensateur 10nF
Dans le cas du condensateur 10nF, aucun des paramtres issus de la mesure ne correspond
ceux dfinis dans le modle. Les calculs font apparatre un facteur 4 sur lESR. LESL est
deux fois suprieure celle mesure et celle du condensateur 1 nF. Contrairement aux
condensateurs tantales et aluminium pour lesquels, caractristiques identiques, les valeurs
dESL sont identiques quelque soit la valeur de la capacit, cela diffre pour les condensateurs
cramique. La modification de la capacit engendre un empilage des couches dilectriques
diffrent qui modifie lESL.
182
Au vu des rsultats, le modle du condensateur de 10 nF mesur est plus reprsentatif que

le modle issu de loutil KEMET, modle dont lESR semble lev.
tel-00505781, version 1 - 26 Jul 2010

modle mesur (courbe rouge) du condensateur de 1 nF. Le tableau 43 compare les modles
obtenus.
figure 168 : Simulation et Mesures du condensateur 1nF
Scnario
Z (ESR)
ESL
KEMET
Condensateur
634 m
266 m
0,99 nH
1,41 nH
1 nF
0,97 nF
Frquence
Rsonance
160 MHz
136 MHz
tableau 43 : Modles KEMET et Modles mesurs Condensateur 1nF
La comparaison entre la mesure et la simulation du condensateur 1nF fait apparatre une

diffrence importante pour la valeur de lESR (facteur 2). La valeur de la capacit est
cohrente et respecte la tolrance du fabricant (10%). Linductance calcule partir de la
mesure est plus grande comme pour le condensateur de 100 nF.

Cette partie nous a permis dtudier les rsultats de simulation issus de loutil Power
Integrity dans lanalyse dun plan nu. Les simulations obtenues sont trs fidles lallure
des signaux mesurs et les impdances minimales et maximales sont semblables. Cependant,
lensemble des comparaisons fait apparatre un dcalage frquentiel. Les rsultats obtenus
sont satisfaisants mais ncessitent une configuration fine de loutil et des paramtres
gomtriques de lempilage. Le maillage et le niveau dadaptation ont t dfinis pour obtenir
une prcision de dcoupage maximum. Lempilage doit tre configur avec des donnes
prcises et tenant compte des variations quintroduit la fabrication. Cependant, la dfinition de
la permittivit ne permet pas dobtenir une caractrisation du plan prcise en frquence.
La configuration retenue pour la suite de ltude est le Stackup rel associ une
permittivit de 4,2, valeur couramment utilise et qui correspond la bande de frquence
tudie ici. Le maillage du plan est dfini 32x32 avec un niveau dadaptation 8.
Dans un deuxime temps, nous avons tudi la modlisation des condensateurs de
dcouplage ainsi que les inductances introduites par le placement routage de ces derniers.
183
- Lensemble des mesures et des simulations a montr leffet dgradant des inductances
parasites sur lefficacit des condensateurs. Lutilisation de technologies avances (faibles
ESR et ESL) amliorera lefficacit des condensateurs utiliss, mais nengendrera que peu de
gain si on ne prte pas une attention particulire leur cblage.
- Les mesures ont fait apparatre des diffrences sur la valeur de lESL et de lESR qui
modifient le comportement des condensateurs selon le modle utilis. Cependant, il semble
difficile de conclure sur lorigine des diffrences observes. Elles pourraient tre engendres
par des processus de fabrication qui diffrent dun constructeur un autre, par une
imprcision des modles dlivrs par KEMET ou par la mesure qui introduirait des
inductances parasites.
tel-00505781, version 1 - 26 Jul 2010
Ltude ne nous permet pas de valider le choix qui a t fait dans lutilisation des modles
KEMET pour tudier le dcouplage des plans. Lvolution des paramtres entre deux
fabricants pour une mme rfrence limite la possibilit de matriser parfaitement les modles
des composants. Il faut accepter une tolrance sur ces paramtres et matriser son impact sur
les rsultats. Une solution envisageable est de tenir compte des tolrances sur les diffrents
paramtres du modle et deffectuer des tudes de type Monte Carlo. Les temps de simulation
associs deviendraient cependant trs importants.
La solution que nous envisageons pour caractriser correctement le comportement des
condensateurs est de crer un environnement de calibration et de mesure permettant de
systmatiser la mesure des modles des composants implants sur les circuits imprims. La
dfinition dun nouveau vhicule de test a donc t effectue. Ce dernier embarque un kit de
calibration et de mesure pour caractriser les condensateurs utiliss dans le laboratoire. Le kit
de calibration liminera les imperfections du VNA dans le contexte de notre carte. Le kit de
mesure autorisera la caractrisation des condensateurs Tantale, X2Y et de nombreux botiers
de condensateur cramique (201 / 402 / 603 / 805 / 1206 / 1210).
Le vhicule de test tant en cours de fabrication, le dcouplage du plan associ aux
condensateurs sera tudi avec les modles issus des mesures et ceux dlivrs par KEMET.
V. TUDE DU SYSTME PLAN ET CONDENSATEURS

V.1. Introduction
Ce paragraphe tudie la corrlation entre les simulations issues de loutil Power
Integrity et les mesures dans le cas dun plan auquel sont associs des condensateurs de
dcouplage. Nous tenterons de dfinir la validit de loutil Power Integrity dans ltude
dun systme complet. De plus, nous tenterons de caractriser et de dterminer lefficacit
dun dcouplage plan par rapport un dcouplage composant.
V.2. Mesures et simulations de condensateurs associs au plan

V.2.1. Plan VCCINT avec un condensateur
La figure 170 permet de comparer la simulation du plan nu avec celle du plan auquel est
associ un seul condensateur de 100 nF (figure 169).
184
figure 169 : Placement du condensateur de 100 nF sur le circuit imprim
tel-00505781, version 1 - 26 Jul 2010
On observe ici que limplantation dun condensateur ne modifie pas le comportement en

haute frquence du plan. Ceci est valable tant que la capacit utilise ne prsente pas une
frquence de rsonance proche ou suprieure celle du plan.
figure 170 : Simulations plan nu et plan + 100nF
Le premier scnario tudi la figure 171 est lassociation dun condensateur de 100 nF
sur le plan VCCINT. On compare la mesure (courbe bleue) deux simulations :
-
Simulation avec le modle KEMET (courbe verte),

Simulation avec le modle de condensateur mesur (courbe rouge).
Les simulations ci-dessous sont effectues avec une inductance monte estime par
loutil : en fonction du botier et de la position de la couche dimplantation du condensateur
(Top ou Bottom), loutil dfinit la surface de la boucle de courant et calcule linductance
monte correspondante. Il fait cependant lapproximation que les pads du condensateur sont
directement relis aux plans, ce qui engendre une sous estimation de linductance. Dans le cas
du vhicule de test, loutil estime une inductance de 155 pH pour les condensateurs implants
sur la couche Top et de 876 pH pour ceux routs en couche Bottom. En effet, les plans tudis
sont dans les couches hautes (4 et 5), la boucle de courant introduite par le cblage dun
condensateur en Top est donc moindre.
Dans ce scnario nous trouvons une bonne concordance entre la mesure (courbe bleue) et
la simulation effectue avec le modle issu de la mesure (courbe rouge). Lallure des courbes
est semblable. Les niveaux minima et maxima sont proches mais lgrement plus faibles sur
la mesure. En basse frquence, limpdance du condensateur est prpondrante par rapport
185
celle du plan. Le dcalage observ auparavant entre la mesure et les simulations du plan seul
subsiste dans les hautes frquences du spectre.
tel-00505781, version 1 - 26 Jul 2010
figure 171 : Simulations et mesure de VCCINT + 100 nF
Les diffrences observes entre les deux simulations sont en cohrence avec les modles
utiliss. Le modle mesur prsente une inductance intrinsque presque deux fois suprieure
celle du modle KEMET, ce qui engendre une diminution de sa frquence de rsonance et une
augmentation de son impdance au-del.
Ce rsultat valide lutilisation du modle mesur, cependant son inductance est surestime
du fait de linductance parasite introduite par la mesure. Pour le modle KEMET, lESL
dfinie est minimale. Linductance monte dfinie ici est sous-estime car le cblage est
considr comme parfait. Dans le cas du modle mesur, les deux diffrences se compensent
et la courbe est proche de la mesure, alors que pour le modle KEMET, linductance totale
reste sous-estime.
La figure 172 prsente une simulation effectue avec le modle KEMET et dont
linductance monte est calcule avec Fast Henry . Le tableau 44 numre lESR et la
frquence de rsonance releve pour chacune des courbes.
figure 172 : Simulations Lm Fast Henry et mesure de VCCINT + 100 nF
186
Cette simulation montre limportance de linductance monte. Le modle KEMET

prsente un condensateur performant : ESR et ESL faibles. Le placement de ce condensateur
dans un environnement PCB induit une inductance de 1,6 nH perturbatrice qui diminue
sensiblement son efficacit.
tel-00505781, version 1 - 26 Jul 2010
La simulation KEMET Lm permet dobtenir une courbe proche de la mesure. Au-del

de 300 MHz des divergences apparaissent mais au vu des niveaux obtenus, elles nauront pas
dimpact sur ltude. Lassociation dune inductance monte relle dans le modle du
condensateur mesur entranerait une diminution de la frquence de rsonance qui deviendrait
infrieure celle de la mesure (tableau 44). Il faudra donc compenser linductance introduite
par la mesure.
Type
Mesure
Simulation
Simulation
Simulation
Calcul
Modle
Modle KEMET
KEMET + Lm
Modle mesur
Modle mesur+Lm
Z (ESR)
47 m
29 m
30 m
31 m
31m
Frquence de rsonance
10,2 MHz
13,4 MHz
9,5 MHz
10,8 MHz
8,6 MHz
tableau 44 : Comparaison mesure et simulation VCCINT + 100 nF
La prcision obtenue dans la modlisation dun plan et dun condensateur 100nF est
satisfaisante.
V.2.2. Plan VCCINT avec trois condensateurs

Nous allons tenter de dfinir ici la configuration la plus adapte pour caractriser
lensemble des trois condensateurs 1 nF, 10 nF et 100 nF (figure 173). Le modle KEMET
associ une inductance monte semble tre une solution acceptable. Nous tudierons
galement le modle mesur compens ou non avec une inductance estime ou calcule.
figure 173 : Placement des condensateurs de 100 nF, 10 nF et 1 nF sur le circuit imprim
Le scnario tudi la figure 174 est lassociation de trois condensateurs sur le plan. Elle
compare la mesure (courbe bleue) deux simulations :
-
Simulation (Lm=Fast Henry) avec les modles KEMET (courbe noire),

Simulation (Lm=Estime) avec les modles mesurs (courbe rouge).
187
Les modles utiliss pour la caractrisation du condensateur de 100 nF sont satisfaisants et

permettent dobtenir une courbe proche de la mesure, jusqu 17,5 MHz pour le modle
KEMET (courbe noire), et jusqu 30 MHz pour le modle mesur (courbe rouge).
La simulation faite laide du modle KEMET prsente pour le condensateur de 10 nF
une ESR de 354 m proche de la mesure (251 m). Cependant, elle prsente une frquence
de rsonance (23 MHz) infrieure celle releve sur la mesure (30 MHz). Cela entrane une
compensation du pic dantirsonance (21MHz) introduit par les condensateurs de 100 nF et de
10 nF. Le dcalage de la frquence de rsonance peut tre d une surestimation de
linductance srie dcrite dans le modle KEMET.
La simulation effectue avec le modle mesur retranscrit correctement la mesure jusqu
30 MHz. Au-del, les courbes divergent car la rsonance du condensateur de 10 nF apparat
en simulation une frquence suprieure (36 MHz). Le dcalage observ peut tre d une
sous-estimation de linductance. En effet, la simulation ne tient pas compte de linductance
monte relle. La valeur de lESR observe dans ce cas est trs faible devant celle mesure.
tel-00505781, version 1 - 26 Jul 2010
21 MHz
98 MHz-525 m
23 MHz
30MHz
1 nF
Plan
100 nF
1 MHz
10MHz
10 nF
100MHz
1 GHz
figure 174 : Simulations et mesure de VCCINT + 1 nF, 10 nF et 100 nF
Au-del de la rsonance introduite par le condensateur de 10 nF, une nouvelle rsonance

commune apparat proche de 80 MHz. Cela correspond la capacit introduite par le plan.
Les rsultats introduisent les mmes dcalages frquentiels quauparavant (IV.2).
Linfluence du condensateur de 1 nF apparat des frquences proches de 150 MHz. Son
ESR importante empche dobserver facilement son impact sur limpdance releve.
Cependant, la comparaison des trois courbes permet de noter quil agit sur le pic
dantirsonance cr par le plan. La simulation effectue avec le modle mesur prsente une
frquence de rsonance de 136 MHz rduite 104 MHz lors de lassociation de linductance
monte estime. Cette rsonance est visible sur la courbe rouge et vient compenser le pic
dantirsonance cr par le plan. Dans le cas du modle KEMET, linductance monte
(1,7nH) entrane une diminution de la frquence de rsonance de 160MHz 95 MHz. A cette
frquence, limpdance du plan est infrieure lESR du condensateur. Ce dernier na donc
pas dinfluence sur le plan.
V.2.3. Dfinition du modle de condensateur et dinductance parasite optimal

Au vu des rsultats obtenus, de nouvelles mesures ont t effectues sur diffrents
condensateurs de 10 nF. En effet, les deux modles dfinis pour ce condensateur ne
188
retranscrivent pas correctement ce que lon obtient par la mesure. Ces nouvelles mesures
montrent des diffrences : on obtient une inductance intrinsque plus importante 1,41 nH au
lieu de 1,08 nH et une capacit de 8,6 nF au lieu de 8,98 nF.
De nombreuses simulations ont t effectues pour dfinir la meilleure configuration. Ces
dernires ont montr que la configuration la plus satisfaisante dans la caractrisation des trois
capacits est le modle mesur compens .
En comparant la simulation avec la mesure, nous avons pu estimer linductance monte
introduite lors de la mesure du condensateur. On estime cette inductance parasite 398 pH
pour le condensateur 100 nF et 266 pH pour la 10 nF. Linfluence du condensateur 1 nF
tant quasi-nulle, la compensation de linductance monte na pu tre calcule.
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La figure 175 compare cette nouvelle configuration la mesure (courbe bleue). La

simulation montre une lgre amlioration, cependant la diffrence dESR entrane une
divergence des niveaux dimpdance autour de la frquence de rsonance.
figure 175 : Simulations modles mesurs compenss et mesure de VCCINT + 1 nF, 10 nF et 100 nF
La caractrisation de la paire de plans et des modles de simulation ne nous permet pas

dans le cas prsent dobtenir des rsultats trs satisfaisants. Il est cependant noter que
ltude des alimentations sur les cartes porte sur des rseaux de dcouplage ayant des dizaines
de condensateurs.
Une tude est donc ncessaire dans un cas proche de nos investigations. En multipliant le
nombre de condensateurs, les imperfections engendres par la prcision des modles
devraient devenir plus faibles. La mise en parallle de lensemble des lments parasites
pourrait permettre de minimiser les erreurs observes prcdemment.
V.2.4. Plan VCCINT avec soixante condensateurs

Le scnario tudi la figure 177 est lassociation de 60 condensateurs (20x1nF, 20x10nF
et 20x100 nF) sur le plan.
189
figure 176 : Placement de 60 condensateurs sur le circuit imprim
Elle compare la mesure (courbe violette) deux simulations :
tel-00505781, version 1 - 26 Jul 2010
Simulation (Lm=Fast Henry) avec les modles KEMET (courbe rouge),

Simulation (Lm=Fast Henry) avec les modles mesurs compenss (courbe verte).
Les amplitudes des diffrentes rsonances mesures sont plus faibles que celles obtenues
lors des simulations. Dans le cas de ces simulations, un modle unique est utilis pour une
valeur de capacit, et les valeurs dinductance monte prsentent trs peu de disparit. Les
rsonances provoques par chaque condensateur se situent donc la mme frquence, et les
rsistances srie se retrouvent toutes en parallle. Pour vingt condensateurs, lESR
quivalente la frquence de rsonance est gale lESR dun condensateur divis par vingt.
Dans le cas de la mesure, il y a une disparit plus importante sur ces grandeurs, ce qui
entrane un talement du spectre autour de la frquence de rsonance.
Les niveaux dESR et dimpdance dtermins daprs les simulations sont donc
suprieurs ceux relevs en mesure.
figure 177 : Simulations et mesure de VCCINT + 60 condensateurs
Si on calcule la frquence de rsonance des condensateurs de 1 nF, on obtient des rsultats

compris entre 77 MHz et 95 MHz. Linfluence de ces condensateurs apparat donc des
frquences proches de la rsonance introduite par le plan (80 MHz). Leur effet reste faible, et
nest pas visible sur les courbes.
190
Dans le cas des condensateurs de 10 nF, on observe que les frquences de rsonance sont
identiques, proches de 27,5 MHz, alors que lamplitude de limpdance releve sur la mesure
au del de cette frquence est plus importante que dans les simulations.
Pour le condensateur de 100 nF, la mesure prsente une frquence de rsonance de 68
MHz, infrieure la valeur de 75 MHz releve en simulation.
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Finalement, la multiplication du nombre de condensateurs amplifie les diffrences entre la

mesure et la simulation. La configuration optimale dfinie auparavant (modles mesurs
compenss) prsente les rsultats les plus satisfaisants. Cependant, la simulation nassure pas
une caractrisation parfaite du dcouplage et donne des rsultats optimistes. Les inductances
montes relles semblent tre plus importantes que celles calcules lors de la simulation, ce
qui engendre une sensible augmentation de limpdance sur la mesure. Une simulation
considre comme acceptable peut donc en ralit introduire des dysfonctionnements dans le
circuit.
A la figure 178, nous avons mis en vidence le rsultat issu des simulations effectues
avant la mise en place de cette tude (courbe bleue clair). Malgr des diffrences encore
notables par rapport la mesure, le rsultat obtenu dans la configuration actuelle est bien plus
acceptable que celui dtermin initialement.
83 MHz
72 MHz
figure 178 : Simulations et mesure de VCCINT + 60 condensateurs
V.2.5. Conclusion partielle

La prise en compte des inductances montes et lutilisation des valeurs mesures pour les
paisseurs des dilectriques ont permis damliorer les rsultats de simulation (figure 178).
Au-del des modles de condensateur qui ne sont pas suffisamment prcis, les diffrences
entre mesure et simulation peuvent tre provoques par la disparit des caractristiques
intrinsques des condensateurs (ESR/ESL/C). Cette disparit introduit une dispersion des
rsonances et modifie limpdance du rseau de dcouplage autour de la frquence de
rsonance thorique. Cependant, le paramtre dterminant reste linductance monte (Lm).
191
V.3. Etude des inductances parasites

En vue des diffrences importantes observes, nous dcidons de raliser une valuation de
loutil Fast Henry. Lexactitude des valeurs dinductance monte calcules a un impact trs
important sur la validit des rsultats.
Ltude consiste crer des motifs de liaison entre les condensateurs et les plans et
dvaluer les valeurs dinductance ainsi cres. Le tableau 45 prsente les inductances
parasites calcules par Fast Henry. Dans un cas les composants sont rpartis sous le
composant (dcouplage composant ), dans lautre cas ils sont rpartis au niveau du plan
(dcouplage plan ).
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Globale
Inductance
Moyenne
Inductance
Minimale
Inductance
Maximale
Composant
1 nF 10 nF
100 nF
Globale
Plan
1 nF 10 nF
100 nF
1,77
1,76
1,79
1,74
2,64
2,75
2,59
2,57
1,24
1,41
1,47
1,24
1,85
1,85
1,85
1,85
2,95
2,45
2,95
2,41
5,08
4,4
3,92
5,08
tableau 45 : Relev des valeurs des inductances montes (nH) calcules par Fast Henry
Le tableau 45 montre dans le cas dun dcouplage plan que le cblage des
condensateurs engendre des inductances plus importantes que celles obtenues sous le
composant. Ltude du PCB permet dexpliquer ces rsultats (figure 179). Dans le cas du
dcouplage composant , la forte densit de condensateurs oblige limplanteur limiter les
connexions aux vias : les boucles dinductance sont donc rduites. Dans le cas du dcouplage
plan , le placement des condensateurs rend le routage moins contraignant, leffort mis en
uvre par limplanteur est moindre.
Dcouplage
Plan
Dcouplage
Composant
Via loign
Via proche du pad
1cm
figure 179 : Dcouplage plan et composant
192
Les motifs prsents au paragraphe (IV.3.2) permettaient dobtenir une caractrisation

prcise de linductance de cblage. Plus la boucle emprunte par le courant est grande plus
linductance est importante. Cependant, si lon reprend les motifs 2 et 4, on peut noter une
limitation de loutil (figure 180).
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figure 180 : Motifs pour valuation de loutil Fast Henry (vias traversants)
Les motifs 2 et 4 sont strictement identiques et permettent dobtenir une inductance

monte de 1,084 nH. Lajout dun condensateur (motif 5) une distance de 200 m, laissant
possible la cration dune inductance mutuelle entre les deux composants, ne modifie pas
linductance calcule par loutil.
Des travaux sur le sujet ont montr que lapparition dinductances mutuelles pouvait
sensiblement dtriorer les performances dun condensateur et donc dun dcouplage [SHIM
2002] [ZEEFF 2003]. Ce paramtre peut modifier lefficacit du dcouplage, surtout dans le
cas tudi prsentant un grand nombre de condensateurs sur une faible surface (figure 181).
1CM
0,5CM
figure 181 : Dcouplage Composant
Comme le prsente la figure 181, le dcouplage sous le composant est effectu laide de
micro-vias. Lvaluation faite ci-dessus a t effectue sur des vias traversants, vias qui sont
utiliss ici dans la mise en place du dcouplage au niveau du plan (zones moins denses).
193
La figure 182 prsente deux motifs permettant dtudier la validit de loutil Fast-Henry
dans la caractrisation dun dcouplage effectu laide de micro-vias. Le premier motif tente
de minimiser au maximum la boucle de courant. Le deuxime se place dans un cas o la
densit est telle, dans les couches infrieures, que cest le seul accs aux plans.
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figure 182 : Motifs pour valuation de loutil Fast Henry (vias)
Motif
1
2
Lm
0,670 nH
0,651 nH
Remarques
Cas optimal
Cas non optimis
tableau 46 : Relev des valeurs des inductances montes calcules par Fast Henry
Les rsultats prsents au tableau 46 ne sont pas satisfaisants. Le cas numro 2 devrait
prsenter, de par son cblage, une inductance monte trs importante. Cependant, loutil
calcule une inductance quasi-identique au cas numro 1. Loutil ne caractrise donc que la
liaison du pad au premier via et la hauteur du condensateur par rapport au plan (figure 183).
Si lensemble des vias permettant daller de la couche Bottom la couche 11 sont routs de
faon identique, les rsultats issus de loutil seront les mmes et ce, quelque soit le placement
du via reliant la couche 11 la couche 10, et du via qui permet de lier la couche 10 au plan.
Dans le cas prsent, les motifs liant le pad au premier via tant strictement identiques, la
diffrence, releve entre les deux inductances calcules, est due aux pads des condensateurs
qui ont une gomtrie diffrente (figure 182).
figure 183 : Motifs implants et interprts par loutil Fast Henry
Cette limitation est consquente car elle entrane une sous-valuation importante des
inductances montes. Dans le cas prsent, les valeurs calcules par loutil sont proches de
1,6nH (figure 184). En effet, si on examine la figure 181, ne prsentant que les composants et
les vias permettant la liaison des couches 11 et 12 (Bottom), les motifs sont similaires.
194
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figure 184 : Histogramme prsentant les valeurs dinductance monte calcules par Fast Henry
La figure 185 montre que le cblage aprs le premier via introduit des boucles de courant
diffrentes dun composant lautre. Ces liaisons complmentaires augmentent sensiblement
linductance monte. De plus la non-homognit des trajets aprs le premier via engendre, en
ralit, des diffrences importantes sur les valeurs dinductances parasites dun composant
lautre. La configuration actuelle de loutil, au vu des valeurs dinductance obtenues, ne
permet pas de caractriser linductance monte dans le cas dun routage effectu laide de
micro-vias.
figure 185 : Dcouplage composant - vue des diffrents niveaux de via
Les limitations identifies ci-dessus permettent dexpliquer les diffrences observes entre
la mesure et la simulation (figure 178). Les rsonances observes en simulation pour des
modles de condensateurs identiques et des inductances montes similaires sont beaucoup
plus marques. Les inductances montes relles ainsi que lapparition dinductances
mutuelles augmentent les niveaux dimpdance et introduisent une diminution et des
disparits importantes sur les frquences de rsonance de chaque condensateur.
195
V.4. Dcouplage plan et dcouplage composant

V.4.1. Mesures compares aux simulations
Dans cette partie nous tudions lefficacit du dcouplage plan compare au
dcouplage composant .
Dcouplage plan : les condensateurs sont placs autour du composant en
couche Bottom une distance des broches dalimentation comprise entre 24 mm et
60 mm.
- Dcouplage composant : les condensateurs sont placs au plus proche des
broches du composant soit sous le composant (Bottom).
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figure 186 : Dcouplage plan et composant
Si la zone daction des condensateurs permet dobtenir un dcouplage efficace, le

dcouplage plan a lavantage de permettre une zone de placement plus large pour les
condensateurs. Cette tude permet donc de dfinir la marge de manuvre dimplantation de
ces composants. De plus, nous pourrons vrifier si loutil est capable de tenir compte du
placement des condensateurs. Les figures 187 et 188 comparent respectivement les mesures et
les simulations obtenues pour les deux types de dcouplage.
figure 187 : Mesures dcouplage plan et composant

196
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figure 188 : Simulations dcouplage plan et composant
La mesure du dcouplage plan comme celle du dcouplage composant permet

dobserver la disparit importante des composants et des inductances montes. Ce phnomne
est particulirement visible lantirsonance (30 MHz) situe entre les frquences de
rsonance des condensateurs de 100 nF et de 10 nF. Le pic est attnu par les rsonances de
condensateurs de 10 nF prsentant une inductance monte importante (courbe bleue). Ce
phnomne nest pas visible en simulation.
La comparaison de la mesure et de la simulation permet de constater :
-
Que linductance monte dans le cas du dcouplage plan est sous estime, ce qui
nest pas satisfaisant car la simulation est optimiste par rapport la ralit.
Que linductance monte dans le cas du dcouplage composant est surestime. En
effet, les rsonances simules apparaissent des frquences infrieures. Ce
comportement est satisfaisant car la simulation se place dans un pire cas.
Que la position des condensateurs a trs peu dimpact sur le comportement du plan en
haute frquence.
La limitation introduite par loutil dans le calcul des inductances occasionne des rsultats
peu satisfaisants dans la comparaison entre les dcouplages plan et composant qui
montrent des rsultats proches. Dans cette configuration, on note travers la mesure que
limplantation dun dcouplage plan est la solution la plus efficace. En effet, les
condensateurs placs sur le plan sont proches de la source de bruit (figure 186), le dcouplage
est par consquent plus performant.
V.4.2. Simulations
Lobjectif des simulations suivantes est dtudier la diffrence entre les deux dcouplages
dans un cas rel : placement des sources de bruit et relev de limpdance au niveau des
broches dalimentation du FPGA (figure 189).
Ltude se base dans le cas dun dcouplage composant trs optimis (sous-estimation
des inductances parasites) et dun dcouplage plan dont le routage engendre des
perturbations importantes (surestimation des inductances).
197
La figure 190 prsente la comparaison dun dcouplage plan et composant au niveau du

FPGA de droite, la figure 191 prsente la mme comparaison au niveau du FPGA de gauche.
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figure 189 : Dcouplage plan et composant Conditions de simulations
figure 190 : Simulations dcouplage plan et composant (FPGA de droite)
figure 191 : Simulations dcouplage plan et composant (FPGA de gauche)
198
tel-00505781, version 1 - 26 Jul 2010
- Pour les basses frquences [100 KHz ; 80 MHz], on voit que le placement des
condensateurs na que trs peu dimpact sur lefficacit du dcouplage. Malgr un dcouplage
lgrement meilleur dans le cas du dcouplage plan , les pics dantirsonance se retrouvent
des frquences semblables. Les dcouplages font apparatre des ESR diffrentes aux
rsonances mais qui ne prsentent pas de rel impact.
- Pour les frquences suprieures 80 MHz les simulations montrent que le dcouplage
composant permet dobtenir des niveaux dimpdance nettement infrieurs. Dans les deux
cas les condensateurs de 1 nF liminent la premire antirsonance du plan observe sur la
courbe verte. Cependant, lESR vu au niveau du dcouplage composant est plus faible et
limpdance du plan reste infrieure denviron une dcade au-del de cette frquence. La
prsence de condensateurs sous le composant limite les rsonances du plan et rduit son
impdance.
Les simulations montrent que dplacer les capacits hors de la zone du composant
entrane la dgradation de lefficacit du plan en hautes frquences. Il est important de noter
que plus la capacit est petite, plus sa constante de temps est petite, elle devra donc tre plus
proche de la zone dappel de courant [POPOVICH 2008]. Les simulations nous montrent bien
ce phnomne. Limpact du placement a peu deffets sur le condensateur de 100 nF mais plus
la capacit diminue, plus lloignement du condensateur de la source de bruit entrane une
augmentation de son ESR et de son inductance.
Un compromis peut donc tre envisag. Lensemble des capacits de 10 nF et de 100 nF
sont places hors de la zone du composant et les capacits 1 nF sont places au plus proche
des broches dalimentation. De cette faon, la densit de composant sous le FPGA est
moindre, le cblage est moins complexe, la matrise de linductance monte est plus aise et
les rsonances hautes frquences introduites par le plan sont minimises. De plus, le
placement des capacits de 10 nF et de 100 nF peut tre optimis en les plaant sur la couche
(Top ou Bottom) la plus proche du plan dcoupler.

Cette partie a confirm que les modles de condensateurs dont les paramtres ont t
mesurs, permettent dobtenir les rsultats les plus proches des mesures. Cependant, une
limitation de loutil lorsquil calcule des inductances parasites engendre des rsultats non
satisfaisants. Lutilisation de micro-vias entrane une sous-estimation des inductances et rend
le dcouplage optimiste ; limplantation de vias traversants introduit une survaluation des
inductances.
Une collaboration avec Cadence est importante et rendra possible le travail sur une
version permettant de correctement caractriser cette technologie de via. Lutilisation doutils
concurrents peut galement tre une solution. Par exemple, loutil Sigrity permet une
modlisation trs prcise des rseaux de dcouplage, cependant il implique lutilisation de
machines de calcul performantes et des temps de simulation trs importants. Pour quantifier
lerreur introduite par loutil dans lvaluation des inductances, le kit de mesure prvoit des
motifs pour mesurer linductance monte.
Lvolution des technologies rend difficile la mise en uvre dun dcouplage au niveau
du composant. La proximit du dcouplage permet davoir un rservoir dnergie au niveau
de la broche mais la densit du dcouplage engendre des inductances montes et mutuelles
qui dgradent sensiblement la performance du dcouplage. La solution propose ci-dessus
sera donc, une fois valide, une solution acceptable pour optimiser au mieux les cartes
futures.
199
VI. CONCLUSION ET PERSPECTIVES

Ce chapitre a permis dtudier la stabilit des plans dalimentation laide de mesures sur
un circuit imprim et de les confronter loutil Power Integrity . Ce dernier offre la
possibilit dtudier en pr et post-routage limpdance de lensemble du rseau de
dcouplage en fonction dune contrainte tenant compte de la tension dalimentation, de
londulation de tension autorise ainsi que de la consommation des composants associs au
plan.
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La simulation pr-routage adopte des hypothses et des simplifications importantes

donnant des rsultats trs limits, dfinissant uniquement le rseau minimum implanter. La
simplification la plus importante est que loutil ne tient pas compte dune inductance monte
reprsentative. Lexprience acquise sur la quantification des inductances parasites selon la
complexit dun circuit imprim permettrait den tenir compte.
figure 192 : Simulation Single-Node Comparaison simulation initiale et actuelle
En estimant une inductance parasite moyenne et en injectant ce paramtre dans une

simulation pr-routage, on obtient une simulation plus reprsentative de ce que lon obtiendra
rellement sur la carte. Lamlioration des simulations single-node ne remplacera pas les
simulations multi-node . Cependant, une telle mthode permet danticiper les dgradations
quintroduiront le plan et le routage des condensateurs. Les efforts fournir pour corriger les
rsonances dtectes lors de la simulation multi-node seront moindres.
Ltude des simulations multi-node a montr que la version actuelle de loutil
prsentait des limitations dans la caractrisation des plans dalimentation. En effet, cet outil
ne tient pas compte des inductances mutuelles et ne permet pas de caractriser correctement
les inductances engendres par le placement et le routage des condensateurs de dcouplage.
De plus, loutil prsente un dcalage frquentiel du fait dune dfinition limite de la
permittivit du dilectrique. Malgr cette limitation importante, loutil semble correctement
simuler lensemble du rseau de dcouplage. La prcision des rsultats dpendent cependant
de la configuration de loutil et de lexactitude des paisseurs de dilectrique renseignes la
dfinition de lempilage du circuit imprim. Une configuration correcte de lempilage entrane
une caractrisation prcise la capacit inter-plan. Cela permet davoir les bons paramtres
gomtriques pour calculer plus finement la valeur de linductance monte.
La mise en place dun nouveau vhicule de test va nous aider valuer linductance
parasite introduite par le cblage dun condensateur sur circuit imprim. De plus, une tude
complmentaire est ncessaire pour quantifier limpact des inductances mutuelles sur
lefficacit des dcouplages.
200
tel-00505781, version 1 - 26 Jul 2010
La mthode suivie dans cette tude ne nous permet pas de caractriser de faon exacte les
condensateurs. Les rsultats ont montr quil pouvait y avoir des disparits sur les
caractristiques des composants en fonction des fabricants. La caractrisation mise en uvre
par le fabricant KEMET nous empche de correctement modliser lensemble du rseau de
dcouplage. Ainsi, la mesure permet une meilleure modlisation des composants. Cependant,
dans le cas prsent elle introduit une inductance quil faut compenser. Un environnement de
calibration et de mesure a donc t cr pour correctement identifier les paramtres des
condensateurs utiliss en dcouplage.
Dans une dernire partie nous avons trait lefficacit dun dcouplage plan et composant.
Le placement des condensateurs sous le composant permet davoir, au niveau des broches
dalimentation, les capacits ncessaires pour fournir les appels de courant haute frquence.
Cependant, au vu des volutions et de la densit de composants prsents sur les circuits
imprims, les performances dun tel dcouplage peuvent tre sensiblement diminues : la
complexit du cblage entrane des inductances parasites importantes. Une solution a donc t
propose pour rpartir lensemble des condensateurs de capacit suprieure 10nF sur le plan
et de placer les condensateurs de capacit infrieure au niveau des broches dalimentation. De
cette faon, le routage est moins complexe et limite au maximum lapparition dinductances
parasites. Les condensateurs rpartis sur le plan, sont placs sur la couche (Top ou Bottom) la
plus proche des plans dalimentation rduisant ainsi linductance monte. Les condensateurs
placs au niveau des broches amliorent lefficacit du plan en haute frquence.
Cette tude nous a aid saisir la difficult de matriser lapparition dinductances
parasites dans un environnement dense et complexe. Les condensateurs X2Y prsentant des
inductances trs faibles et limitant les boucles de courant induites par le cblage seront
valuer dans le futur. Ces composants se composent de deux condensateurs quilibrs, soit
une structure trois zones de contact permettant dobtenir de trs faibles inductances. Ils sont
dits large bande (>10GHz). Contrairement au MLCC (nano-henry), ces condensateurs
permettent datteindre des niveaux de lordre du pico-henry. Des tudes ont montr que ces
technologies nengendraient pratiquement pas dinductance mutuelle [SANDERS 2004].
Ltude du vhicule de test a permis de spcifier les deux dcouplages : un dcouplage
effectu avec des condensateurs MLCC (0402) ncessitait 150 composants soit une surface de
75mm2 contre 36 condensateurs X2Y (0603) soit une surface de 45mm2, soit un gain de 40%.
Les volutions des techniques de fabrication vont aussi permettre denterrer les
composants passifs au sein des circuits imprims. De plus, la qualification en cours des vias
implants dans le pad du composant ou encore des vias empils vont dans le futur
sensiblement limiter les inductances parasites.
Un besoin important dans la mise en uvre dune fonction de dcouplage est la dfinition
de la frquence maximale pour laquelle il est ncessaire davoir une faible impdance de plan.
Pour cela une tude de londulation de la tension et sa transposition dans le domaine
frquentiel permettrait de dfinir les frquences critiques dcoupler. La simulation
ncessiterait la mise disposition du profil de courant de basculement des curs (di/dt). De
cette faon, avec les impdances de plan mesures ou simules Z(f), il serait possible de
dfinir la variation de tension temporelle et frquentielle. Cependant, la plupart des
constructeurs ne donnent pas le profil de courant des composants ; une telle tude sappuyant
sur la norme Intel donnerait une ide sur le comportement des composants utiliss [INTEL
2009].
201
tel-00505781, version 1 - 26 Jul 2010
Cette problmatique pourrait tre simplifie par la mise en place de mesures, cependant
cela ncessiterait, pour un traitement effectif, lutilisation doscilloscopes 14 bits. Nous
souhaitons mesurer des niveaux de variation de lordre de la dizaine de millivolt et cela dans
une bande frquentielle importante. La prcision de la plupart des oscilloscopes (8bits)
engendre lacquisition un niveau de bruit de quantification qui ne permet pas de retranscrire
lensemble des frquences mises en jeu. A terme il serait ncessaire de dfinir une impdance
cible en fonction de la frquence. En effet, le profil de courant dans le domaine frquentiel
tend dcrotre, limpdance cible inversement proportionnelle au courant ne doit donc pas
tre caractrise par une impdance constante mais devrait voir son impdance crotre avec la
frquence.
Dans ltude des plans, il faut galement pouvoir correctement estimer le courant moyen
qui sera consomm par les composants ; cette information est indispensable la dfinition de
limpdance cible. Cet objectif ncessite la mise en place de mesures de courant pour
diffrents scnarios dactivit du cur ; le vhicule de test et les FPGA ont t dvelopps
dans ce sens. Le principe consiste activer des registres dcalage qui sont au nombre de 3 et
qui reprsentent chacun 30 % des bascules du FPGA. Lactivation des 3 registres reprsente
un remplissage de 98 % des FPGA. Cela permet donc dvaluer, en fonction du remplissage,
la consommation du FPGA. A lactivation dun registre, il est possible de dfinir une
frquence de fonctionnement pour le registre dcalage et la frquence laquelle les bascules
commuteront.
Ainsi, de nombreuses tudes sont encore raliser. La plupart ont t dbutes mais
restent inacheves. Leur mise en uvre est capitale pour avoir des informations prcises sur
les consommations et sur les frquences dcoupler. Cela permettra davoir des analyses
compltes et un effort de conception proportionnel aux contraintes relles sur les composants.
202
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Conclusion Gnrale
CONCLUSION GNRALE
203
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Conclusion Gnrale
204
Conclusion Gnrale
tre comptitif dans la conception lectronique ncessite danticiper les volutions

technologiques et de proposer des quipements toujours plus performants avec des
consommations basses et des conditionnements miniaturiss. Cependant, cette course la
performance et la densification fait apparatre dimportantes perturbations au sein des
circuits, telles que lapparition de rflexions et de couplages par diaphonie, et augmente la
probabilit dinstabilit des rseaux dalimentation. Lapparition de ces phnomnes est
croissante avec ces volutions et entrane des surcots de production importants. Lobjectif de
ce travail est donc de proposer une approche adapte permettant de traiter les problmes
dintgrit de signal de manire garantir au premier essai le fonctionnement dune carte
numrique rapide haute densit dinterconnexions.
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Ltude des phnomnes dintgrit de signal a ncessit un travail important dans la

spcification et la ralisation dun vhicule de test. Le circuit ralis permet, avec une
structure semblable aux meilleurs produits industrialiss aujourdhui, de reproduire et
danalyser les diffrentes perturbations dtriorant la qualit des signaux. Au-del de la
simple connaissance des phnomnes, ce travail a rvl les lments critiques prendre en
considration pour correctement caractriser et contrler lapparition de perturbations au sein
des cartes.
Lempilage du circuit imprim, contexte commun aux trois phnomnes tudis, est un
lment de conception critique. Sa description doit tre prcise, ce qui ncessite dvaluer les
variations engendres lors de sa fabrication sur les paisseurs de cuivre et de dilectrique. Une
mauvaise dfinition de ces paisseurs conduit des erreurs de simulation et des rsultats
danalyse ne retranscrivant pas correctement le comportement des diffrents systmes. En
effet, la variation des paisseurs de dilectrique modifie :
-
les valeurs dimpdance caractristique des lignes,

les lments liniques caractrisant un couplage,
la capacit quivalente entre les plans dalimentation,
les inductances parasites engendres par le cblage des condensateurs de dcouplage.
Ces consquences montrent la ncessit absolue de matriser la structure des circuits lors
de leur fabrication. Une solution est de systmatiser ltude de coupons et de micro-sections
pour valuer les variations dpaisseur susceptibles dapparatre. Cette analyse devrait tre
complte par une quantification de limpact de la fabrication sur la gomtrie des
interconnexions. Ces paramtres peuvent en effet sensiblement modifier la dfinition des
impdances caractristiques et des couplages.
Lobjectif de cette tude fut galement dapprcier le degr de validit des rsultats de
simulation en utilisant les outils dintgrit du signal de la suite Cadence. La validation des
choix mthodologiques et des approximations effectues dans la modlisation des diffrents
phnomnes a ncessit la dfinition dune configuration adapte la complexit des circuits
tudis. Nous avons russi obtenir des rsultats reprsentatifs des signaux physiques
mesurs, mais nous avons pu galement mettre en vidence les limitations de ces outils. Le
travail important mis en uvre dans ltude des outils permet aujourdhui dobtenir des
rsultats satisfaisants et reprsentatifs dans lanalyse des phnomnes de rflexion et de
diaphonie. Une avance importante a galement t apporte dans lanalyse du rseau de
dcouplage et a permis de dtecter les limitations de loutil.
Ltude des phnomnes de rflexion a montr que le routage dune carte haute densit
dinterconnexions pouvait engendrer dimportantes modifications sur les impdances
205
Conclusion Gnrale
caractristiques des pistes, lorigine de srieuses perturbations sur les signaux. La matrise
des impdances caractristiques ncessite donc de dfinir prcisment la gomtrie et la
couche sur laquelle linterconnexion doit tre route.
Laccs cette couche doit tre optimis, et les pistes ou les plans partiels situs
proximit ne doivent pas influer sur limpdance caractristique cible.
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Ltude des couplages par diaphonie a mis en vidence les nombreuses situations de
couplage engendres par laugmentation de la densit. Un modle de simulation a t dfini
pour valider les choix technologiques effectus par loutil Cadence. Ce modle permet
aujourdhui dtudier les couplages dcels par loutil de simulation afin disoler les zones
perturbatrices. De cette faon les corrections apporter au routage sont identifiables.
Lensemble des scenarios de couplage dfini dans le vhicule de test ont t quantifis
pour donner au concepteur des indicateurs sur la faon de limiter au maximum lapparition de
couplages au sein des cartes.
Ltude de la stabilit des alimentations a montr dimportantes limitations dans la
caractrisation des lments parasites effectue par loutil Power Integrity . Par ailleurs, les
modles de condensateurs donns par les fabricants ne permettent pas dobtenir une analyse
fine du rseau de dcouplage. Ces limitations ont conduit raliser un banc de calibration et
de mesure pour la caractrisation prcise des modles des condensateurs et pour valuer
finement les inductances parasites introduites par leur routage. Enfin, nous avons dfini des
rgles sur la faon doptimiser le placement des condensateurs pour obtenir un rseau de
dcouplage performant.
Au-del de ces tudes, mon travail a consist dfinir une mthodologie, des rgles ainsi
quun protocole de conception permettant danalyser lensemble des signaux dune carte et de
dtecter, de minimiser et dliminer les perturbations recenses sur le circuit imprim.
Dans un souci de confidentialit, ces points napparaissent pas dans ce document.
Cependant une vue globale et simplifie du processus auquel cette tude a abouti est prsente
la figure 193. Ce protocole est comparer la situation initiale (III.2.2).
En intgrit de signal, il est primordial dtudier les risques de perturbation ds la mise en
uvre de larchitecture globale de la carte. Un nombre important dinformations permet en
effet de mener une pr-tude qui savre capitale.
En fonction des contraintes et de la dfinition globale du systme, il est possible de dfinir
les contraintes lectriques et gomtriques mettre en uvre pour matriser le routage. Si on
prend lexemple dun bus rapide (DDR2) reli un processeur, il est possible en amont du
schma dtudier la topologie idale de la liaison et de dfinir les contraintes permettant de
contrler notamment :
-
la mise longueur des pistes,

leur impdance caractristique,
les cartements imposer entre les conducteurs.
A ce stade, il est aussi possible de dfinir lempilage du circuit imprim, les diffrents
signaux critiques, la configuration des outils ainsi que les modles de simulation utiliser.
Une fois que toutes ces actions sont effectues, une grande partie des risques est
minimise, et les tapes de simulation qui suivent permettent daffiner lensemble des
contraintes et de confirmer la validit de la totalit des signaux une fois le routage effectu.
206
Conclusion Gnrale
tel-00505781, version 1 - 26 Jul 2010
Non seulement, la prise en compte de lintgrit de signal doit commencer au plus tt dans
la mise en uvre dune carte, mais de plus elle ncessite chaque tape davoir des outils, des
rgles et une mthodologie visant minimiser les risques de perturbations. Une tude qui
commencerait dans une phase trop avance de la conception risquerait dengendrer des temps
de mis en uvre trs importants. En effet, une fois lensemble des interconnexions routes,
une simulation mettant, par exemple, en vidence la ncessit dimplanter une terminaison sur
un bus mmoire, disoler un groupe de pistes ou encore de revoir le rseau de dcouplage,
peut entraner des reprises consquentes.
figure 193 : Vue globale du processus de conception
Aujourdhui ltude de la rflexion, de la diaphonie et de lintgrit des alimentations est

bien matrise. Il reste cependant poursuivre en matire dintgrit des alimentations,
notamment dans la dfinition dune contrainte dimpdance cible tenant compte de
lvolution du profil de courant consomm en fonction de la frquence. Une impdance cible
constante contraint sensiblement le dcouplage et entrane une survaluation probable du
nombre de condensateurs implanter.
Pour complter nos comptences en intgrit de signal, il est ncessaire de caractriser ces
phnomnes dans ltude des liens sries rapides. Ces liaisons multi-gigahertz prsentent un
saut technologique important avec des frquences de fonctionnement pouvant atteindre 6GHz,
ce qui entrane une trs sensible amplification des phnomnes dintgrit de signal avec des
effets radiatifs non encore pris en compte ce jour. Une tude future est donc ncessaire pour
recenser les moyens et mthodes de modlisation adapts. Lobjectif tant de dfinir des
outils et un protocole de simulation pour analyser les liens trs haute vitesse utiliss de
207
Conclusion Gnrale
tel-00505781, version 1 - 26 Jul 2010
faon croissante sur les cartes. Le vhicule de test a permis danticiper ce besoin et ce jour
une premire tude a t effectue pour valuer certains outils de simulation. Lapparition de
ces liens, leur complexit et leur nouveaut a engendr un effort consquent dans la mise
en place du vhicule de test. Ce thme sort du contexte de cette thse mais a permis de
prparer et de mettre en uvre des supports pour un cadre de recherche futur.
208
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Annexes
ANNEXES
Annexe 1 :
217
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Annexes
Annexe 2 :
218
Annexes
Annexe 3 : Rsultat sous SigXplorer pour un systme simplifi :

Sur ces scnarios, Allegro garde le mme modle de matrice 9x9. Il ne fait ensuite basculer
que les signaux que lon aura dfini comme actifs. Le basculement se fait toujours sur le front
descendant et les victimes sont 1 en ODD et 0 en EVEN.
Scnario SC7_V0 (LC=4mm)
A2
V0
A3
Scnario SC7_V1 (LC=130mm)
tel-00505781, version 1 - 26 Jul 2010
A15
V0
A8
Agresseur
A3
A2
Groupe
Agresseur
A15
A8
Groupe
Tension ODD
34,39
36,1
54,31
Tension ODD
211,9
225,4
440,4
Tension EVEN
23,65
19,74
36,37
Tension EVEN
136,1
131,1
266,6
Dans ce systme simplifi, nous nous apercevons nouveau que pour 130mm de couplage
le rsultat est proche de la somme des tensions induites par chaque agresseur contrairement au
couplage 4mm. Comme nous lavons vu dans le cas dtude, les diffrences de topologies
seront importantes dans un couplage court, ce qui va introduire des dphasages entre les
signaux. Si nous reprenons cette tude sous Spice :
Agresseur
A3
A2
Groupe
Agresseur
A15
A8
Groupe
Scnario
SC7_V0
(LC=4mm)
Scnario
SC7_V1
(LC=130mm)
Tension ODD
26,3mV
26,4mV
52,7
Tension ODD
319,6mV
317,3mV
636,9mV
Tension EVEN
23,5mV
23,4mV
46,9mV
Tension EVEN
151mV
151mV
302mV
Nous retrouvons bien, quand lensemble des signaux commutent simultanment, la

somme de leurs tensions perturbatrices. Ici nous ne reprsentons que le couplage, les signaux
prsentent donc exactement la mme topologie et sont en phase.
Matrices C (pF/m) et L (nH/m) issues de SigXplorer (MTL_1S_9R_646708) :
391
140
125
182
5
90
14
14
64
0.1
176
0.02 176
68
5.5
0.5
2.6
5.5
71
5.5 185
0.01 12
125 75 59 401
162 74 74 74 288
74.4 116 168 34 54 292
183
5.5 0.04 0.01
71
12
5
60
64
5.2
0.6 0.04 2.5 90

1.2 0.6 0.6 8.4 93
0.8
8.4
0.1
5.2
486
251 401
183
74.4 41 34 168 54
140 10 75 251 74
241 188 140 140 111
20
41
74
292
116 490
74 188 474
219
Annexes
Matrices C (pF/m) et L (nH/m) issues de MMTL :
97
0.6 187
0.6 0
187
1.2 13
13 190
5.4 73 0.01 5.6 181
5.4 0.01 73 5.6 0.03 181
63 5.6 5.6 70 15 15 187
476
99 476
186 186 476
115 41 74 286
41 115 74 20 286
73 73 109 54 54 281
247 74 138 166 34 74 393
74 247 138 34 166 74 59 393
138 138 237 74 74 159 124 124 382
tel-00505781, version 1 - 26 Jul 2010
94
0.9
94
9
0.9
2.7 0.04
0.04 2.7
0.6 0.6
66
0.2
0.2
66
5.3 5.3
220
tel-00505781, version 1 - 26 Jul 2010
Thse :
Etude des phnomnes de Rflexions, de Diaphonie et de Stabilit des alimentations sur

les cartes haute densit dinterconnexions
Rsum :
Ltude des diffrents phnomnes dIntgrit de Signal (IS) a ncessit la mise en uvre
dun vhicule de test (VT) spcifique, conu suivant des contraintes industrielles. La carte
ralise prsente un environnement complexe avec des zones haute densit
dinterconnexions (HDI) et permet d'tudier lensemble des phnomnes IS.
Une premire partie a permis dtudier les variations sur limpdance caractristique des
pistes provoques d'une part par le procd de fabrication et d'autre part par les contraintes
dun routage HDI. Limpact de ces dsadaptations a ensuite t quantifi.
Ltude de la diaphonie a ncessit la mise en place d'un modle de simulation simplifi
pour valider la mthodologie utilise par loutil danalyse de la suite Cadence. Les
simulations ont ensuite t confrontes aux rsultats de mesures pour tudier la validit de
loutil et pour dfinir la configuration mettre en uvre, afin que les simulations soient
reprsentatives des signaux rels.
Une dernire partie est consacre ltude de lintgrit des alimentations. Les rsultats de
simulations issus de loutil Power Integrity sont compars aux rsultats de mesures effectues
sur le VT en utilisant un VNA. Le rseau de dcouplage est caractris par son impdance
dans une analyse frquentielle. Nous avons tudi la caractrisation des plans dalimentations,
des modles de condensateur ainsi que les inductances parasites introduites par le placement
et le routage. Enfin, une tude a t effectue pour optimiser le placement des condensateurs
de dcouplage sur le circuit imprim tout en limitant lapparition dinductances parasites.
Abstract :
The study of Signal Integrity (SI) phenomena required the implementation of a specific
test vehicle (TV), conceived according to industrial constraints. The finished printed circuit
board (PCB) is a complex environment based on high speed and high density interconnections
(HDI), and which allows for the study of all SI phenomena.
The first part looked at the characteristic impedance variations due to both the
manufacturing process and the HDI layout. The impact of these miss-adaptations was then
quantified.
The crosstalk study then required the set-up of a simplified simulation model to validate
the methodology used by Cadences tool. Simulation was then compared with experimental
results to study the tools validity and to define the correct tool configuration to obtain
simulations that are more representative of real signals.
The last part is dedicated to the study of Power Integrity. The tool simulations results are
compared with the measured results from using VNA on TV. The Power Distribution
Network is characterized using impedance analysis in the frequency field. We studied the
characterization of power plans, of capacitor models as well as the parasitic inductance
introduced by capacitors placement. Finally, a study was done to provide an efficient solution
of decoupling capacitors placement while seeking to minimize the parasitic inductance.
Mots cls :
Intgrit de Signal, Impdance caractristique, Impdance contrle, Rflexion,
Diaphonie, Intgrit des alimentations, Inductance parasite, Condensateur de dcouplage,
Electrostatique, Electromagntique, Commutation, Circuit imprim, Protocole de conception.
Keywords :
Signal Integrity, Characteristic impedance, Controlled impedance, Reflection, Crosstalk,
Power Integrity, Parasitic inductance, Decoupling capacitor, Electrostatic, Electromagnetic,
Rising edge, Printed Circuit Board, Conception flow.
221

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La diffrence entre la thorie et la pratique, cest quen thorie, la pratique fonctionne.

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tel-00505781, version 1 - 26 Jul 2010

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Table des matires

TABLE DES MATIRES

ENSC-(n dordre) ................................................................................................................................... 1

tel-00505781, version 1 - 26 Jul 2010

INTRODUCTION GNRALE ................................................................................ 21

BESOINS ET CONTRAINTES INDUSTRIELLES ................................................................................ 29

Table des matires

tel-00505781, version 1 - 26 Jul 2010

TUDE DUN PRODUIT REL ............................................................................................................ 73

CHAPITRE III ......................................................................................................... 77

III. INFLUENCE DE LA FABRICATION SUR LIMPDANCE DES PISTES .................................... 81

INFLUENCE DU ROUTAGE SUR LIMPDANCE DES PISTES................................................... 86

Table des matires

Plan de masse partiel Calcul analytique ........................................................................................... 86

tel-00505781, version 1 - 26 Jul 2010

CONCLUSION ET PERSPECTIVES .............................................................................................. 105

CHAPITRE IV........................................................................................................ 107

PRISE EN COMPTE DE LA DIAPHONIE PAR LA CAO .................................................................. 109

Table des matires

tel-00505781, version 1 - 26 Jul 2010

CONCLUSION ET PERSPECTIVES .............................................................................................. 157

CHAPITRE V ......................................................................................................... 159

INTRODUCTION ..................................................................................................................................... 161

Table des matires

tel-00505781, version 1 - 26 Jul 2010

CONCLUSION ET PERSPECTIVES ................................................................................................. 200

CONCLUSION GNRALE .................................................................................. 203

tel-00505781, version 1 - 26 Jul 2010

Table des figures

tel-00505781, version 1 - 26 Jul 2010

TABLE DES FIGURES

tel-00505781, version 1 - 26 Jul 2010

Table des figures

tel-00505781, version 1 - 26 Jul 2010

Table des figures

Table des figures

tel-00505781, version 1 - 26 Jul 2010

figure 192 : Simulation Single-Node Comparaison simulation initiale et actuelle........................................... 200

Table des tableaux

TABLE DES TABLEAUX

tel-00505781, version 1 - 26 Jul 2010

tableau 1 : Densit de pin au cm en fonction du pas des composants................................................................. 31

tel-00505781, version 1 - 26 Jul 2010

tel-00505781, version 1 - 26 Jul 2010

tel-00505781, version 1 - 26 Jul 2010

tel-00505781, version 1 - 26 Jul 2010

Lvolution des contraintes industrielles et plus particulirement dans le domaine de la

figure 1 : Loi de Moore de 1970 2007 [INTEL]

figure 2 : Evolution de la densit des cartes lectroniques

tel-00505781, version 1 - 26 Jul 2010

Ces volutions de llectronique numrique font apparatre de nouveaux phnomnes au