Institut Polytechnique de Saint Louis

Université Gaston Berger de Saint Louis

Chapitre 2
Les Bascules

Année 2019-2020 Cycle Ingénieur-Première année Dr Youssou FAYE

 Les circuits séquentiels
Pour un circuit séquentiel, les sorties Y dépendent
des entrées X mais également de l'état Q du système.
Celui-ci dépend aussi des entrées X.
‣ Y=f(X,Q ) t

‣ Q =f(X,Q )
t t-1

‣ Une rétroaction des sorties sur les entrées

‣ Un nouveau paramètre temporel entre en jeu (état
actuel, état antérieur, délai de propagation)

X Y
• Exemples
Entrées Sorties

Circuit combinatoire

• Bascule
• Registre
Mémoire
• compteur
1
 Délai de propagation des portes logiques

‣ Temps mis par les signaux logiques entre l’entrée

et la sortie d’une porte logique
A0 A1 A2 A3 A5
E S
NOT NOT NOT
AND

A4

‣ L’équation booléenne de la sortie S en

fonction de l’entrée E est: S=E.E=E.E=0
A0 t est le temps de propagation du
Transition de front montant A1 signal à travers une porte logique
=Transition de 0 à 1
A2
A3

A4
A5
4t Temps
Chronogramme de front montant sur E
2
 Phénomène de mémorisation et de stabilisation
‣ Créer une rétroaction entre les sorties et les
entrées du circuit combinatoire

‣ Exemple: avec un XOR, A0 A2

E XOR
S
A1
A0
‣ Entrée unique (E), sortie unique (S)
A1

‣ Sondons le circuit en A0,A1,A2

A2
‣ Rétroaction de A2 à A1 sans délai de propagation
2t temps
‣ Supposons un état initial E=0 et S=0 A0

‣ Si le signal E passe à 1 au point A0, la sortie S A1

oscille entre 0 et 1 jusqu’à ce que E repasse à 0 et
S peut valoir 0 ou 1 selon la dernière valeur de S. A2
3 2t temps
 Bascule
‣ Bascule: permet la mémorisation d’un bit
‣ Portes logiques: brique de base des circuits
combinatoires: décodeur, multiplexeur.........

‣ Bascules: Eléments de base des circuits

séquentiels:

‣ Circuits séquentiels fondamentaux

‣ Bascule
‣ registre,
‣ compteur
4
‣ RAM
 Bascule

‣ On trouve deux grandes familles de

bascules :
‣ bascules de mémorisation: elles possèdent
les commandes de mise à zéro, mise à un,
mémorisation ;
‣ bascules de comptage: elles possèdent en
outre une commande de changement
d’état.

6
 Le bistable
‣ Deux inverseurs en série
‣ Principe de rétroaction
‣ Deux états possibles
‣ Pour “écrire”, on modifie le bistable
Q
Ǭ
(Q ou Q(t-1)=1)⇒(B=1)⇒(Ǭ=0)⇒(A=0)⇒(Q ou Q(t) =1)
(Q ou Q(t-1)=0)⇒(B=0)⇒(Ǭ=1)⇒(A=1)⇒(Q ou Q(t)=0)
On note deux états de la bascule
‣"1" ( Q =1, Ǭ=0)
‣"0" ( Q =0, Ǭ=1)
‣Circuit à deux états stables possibles: appelé
7
circuit bistable
 Bascule RS (R=Reset, S=Set)
‣ La bascule RS (faite avec des portes NOR) a 2 entrées: R et S
et 2 sorties (Q et Ǭ ) (t) (t)

‣ Fonctionnement
✴Si S=0 et R= 0 ⇒ Q = Q (t) (t-1)

✴Si S=1 et R= 0 ⇒ Q = 1 (état SET) (t)

✴Si S=0 et R= 1 ⇒ Q = 0 (état RESET) (t)

✴interdire)
Si S=1 et R= 1 ⇒ Q = Ǭ =0⇒? (état indéterminé à (t) (t)

Entrées Sorties
S R Q (t-1) Q (t) Ǭ(t) Etats Table de Vérité Résumée
0 0 0 0 1 Q(t)=Q(t-1):Mémoire
S R Q (t)
0 0 1 1 0 Q(t)=Q(t-1):Mémoire
0 1 0 0 1 Reset: Remise à 0 0 0 Q(t-1) Mémorisation)

0 1 1 0 1 Reset: Remise à 0 0 1 0 Reset

1 0 0 1 0 Set: Remise à 1 1 0 1 Set

1 0 1 1 0 Set: Remise à 1 Interdit
1 1 X
1 1 0 0 0 Indéterminé(interdit)
1 1 1 0 0 Indéterminé(interdit)
8
 Bascule RS de base (R=Reset, S=Set)
‣ Résumé
‣ Fonctionnement NAND
‣ Si R=S =1 , Etat INTERDIT S R Q (t)

‣ Si R≠S, alors écriture Q=S 0 0 Q(t)=Q(t-1):Mémoire

‣ R=S=0, Etat mémoire

0 1 Reset: Remise à 0

1 0 Set: Remise à 1

1 1 Indéterminé(interdit)

20
 Bascule RS (R=Reset, S=Set)
‣ La bascule RS (avec des portes NAND) a 2 entrées: R et S et
2 sorties Q et Ǭ (t) (t)

‣ Fonctionnement
✴interdire)
Si S=0 et R= 0 ⇒ Q = Ǭ =1 ⇒? (état indéterminé à(t) (t)

✴Si S=0 et R= 1 ⇒ Q = 1 (état SET) (t)

✴Si S=1 et R= 0 ⇒ Q = 0 (état RESET) (t)

✴SiTable
S=1 et R= 1 ⇒ Q = Q
de Vérité
(t) (t-1)

Entrées Sorties
S R Q (t-1) Q (t) Ǭ(t) Etats
0 0 0 1 1 Indéterminé(interdit)
R S Q (t)
0 0 1 1 1 Indéterminé(interdit)
Mémorisation)
0 1 0 1 0 Set: Remise à 1 1 1 Q (t-1)

0 1 1 1 0 Set: Remise à 1 ➠ 0 1 0 Reset

1 0 0 0 1 Reset: Remise à 0 1 0 1 Set

1 0 1 0 1 Reset: Remise à 0 0 0 X Indéterminé

1 1 0 0 1 Q(t)=Q(t-1):Mémoire

12
1 1 1 1 0 Q(t)=Q(t-1):Mémoire
 Bascule RS de base (R=Reset, S=Set)
‣ Résumé
‣ Fonctionnement NAND R S Q (t)

‣
1 1 Q (t-1)
Si R=S =1 , Etat mémoire
0 1 0
‣ Si R≠S, alors écriture Q=R 1 0 1

‣ R=S=0, INTERDIT 0 0 X

20
 Bascule RS de base (R=Reset, S=Set)
‣ Inverser les entrées de RS NAND pour avoir la
même table de vérité RS NOR

➠
R S Q (t)
0 0 Q (t-1) Sorties inchangées (mémorisation)

➠ 1
0
0
1
0
1
Reset : Remise à 0
Set : Remise à 1
1 1 X Interdit

➠ •Ce qu’on peut retrouver en utilisant les conséquence du

théorème de Morgan: une porte NON-OU est une porte ET
avec ses entrées inversées.

‣ Représentation simplifiée
➠
11
 Bascule RS de base (R=Reset, S=Set) (1)
‣ Deux variables d’entrées
‣ S pour la mise à l’état 1 de la bascule
‣ R pour la mise à l’état 0
‣ Deux variables de sorties Q et Ǭ
‣ Q est toujours le complément de Ǭ.
‣ Quand Q=Ǭ on parle d’état interdit
‣ Fonctionnement avec NOR ❶
0 1
indéterminé 0
? ❺1 ❷❻
? ❸0
0 indéterminé 1❹
0
Quand la bascule est mise sous tension, on ne peut (R passe à 1) ⇒(Q passe à 0) ⇒( Ǭ
déterminer avec certitude l’état des sorties: passe à 1) ⇒(Q reste toujours à 0)
indétermination
L’état de la bascule est dit: RESET

15
❶ ❷
 Bascule RS de base (R=Reset, S=Set) (2)
‣ Fonctionnement avec NOR
❶ ❹
0 0 0 1
❺1 ❷❻ ❸0
❸0 ❺1
0 1❹ 1 0
❶ ❷❻
(R revient à 0) ⇒(Q reste à 0) ⇒( Ǭ (S passe à 1) ⇒(Ǭ passe à 0) ⇒( Q
reste à 1) ⇒(Q reste toujours à 0) passe à 1) ⇒(Ǭ reste toujours à 0)
L’état de la bascule est dit: MEMOIRE L’état de la bascule est dit: SET
❸ ❹
❶ ❷
0 1 1 0
❸0 ❹ ?
❺1 ?
0 0❷ ❻ 1 0
❶ ❶ ❷
(S revient à 0) ⇒(Ǭ reste à 0) ⇒( Q (S et R sont à 1) ⇒(Q et Ǭ sont à 0)
reste à 1) ⇒(Ǭ reste toujours à 0) Q = Ǭ (anormal)
L’état de la bascule est dit: MEMOIRE L’état de la bascule est dit: INTERDIT
16 ❺ ❻
 Bascule RS de base (R=Reset, S=Set) (3)
‣ Fonctionnement avec NAND
❶ ❶
1 indéterminé 0 1 ❷
? ❺0 ❻

? ❸1
1 indéterminé 1 0
❶ ❹
Quand la bascule est mise sous tension, on ne peut (S passe à 0) ⇒(Q passe à 1) ⇒(Ǭ
déterminer avec certitude l’état des sorties: passe à 0) ⇒(Q reste toujours à 1)
indétermination L’état de la bascule est dit: SET
❶ ❷
❶
1 1 ❷ ❻ 1 0❹
❺0 ❸1
❸1 ❺0
1 0 ❹ 0 1❷❻
❶ ❶
(S revient à 1) ⇒(Q reste à 1) ⇒( Ǭ (R passe à 0) ⇒(Ǭ passe à 1) ⇒ (Q
reste à 0) ⇒(Q reste toujours à 1) passe à 0) ⇒(Ǭ reste toujours à 1)
L’état de la bascule est dit: MEMOIRE L’état de la bascule est dit: RESET
17 ❸ ❹
 Bascule RS de base (R=Reset, S=Set) (4)
‣ Fonctionnement avec NAND
❶ ❶
1 0❹ 0 1 ❷
❸1 ?
❺0 ?
1 1 ❷❻ 0 1❷
❶ ❶
(R revient à 1) ⇒(Ǭ passe à 1) ⇒( Q (S et R sont à 0) ⇒(Q et Ǭ sont à 1)
reste à 0) ⇒(Ǭ reste toujours à 1) Q = Ǭ (anormal)
L’état de la bascule est dit: MEMOIRE L’état de la bascule est dit: INTERDIT

❺ ❻

NB1: L’état S=R=0->Q= Ǭ=1,est aussi appelé indéterminé car si R et S repasse à 1

simultanément, l’une des deux sorties doit prendre l’état 0: il est impossible de prédire la quelle

NB2: Les états Set et Reset relatifs aux entrées S et R dépendent de la position de S et R par
rapport à Q et Ǭ.
18
 Bascule RS: Chronogramme
‣ Résumé R S Q (t)
‣ Fonctionnement NOR 0 0 Q (t-1)

‣ Si R=S =0 , Etat mémoire

1 0 0

‣ Si R≠S, alors écriture Q=S 0 1 1

‣ R=S=1, INTERDIT 1 1 X

t
S

t ‣Si on suppose au départ à t0 S=1, R=0

Q ‣A t1 S passe à 0 ⇒ Q reste à 1
‣A t2 R passe à 1 ⇒ Q passe à 0
t ‣A t3 R passe à 0 ⇒ Q reste à 0
Ǭ
‣A t4 S passe à 1 ⇒ Q passe à 1
t0 t1 t2 t3 t4 t5 t6 t ‣Etat mémoire
‣Etat Set
19 ‣ Chronogramme ‣Etat Reset
 Bascule Asynchrone/Synchrone

‣ Bascule Asynchrone,
✴des
La sortie évolue des lors qu’un changement a lieu sur l’une
entrées
✴Exemple: la Bascule RS déjà vu à la page précédente
‣ Bascule Synchrone
✴La sortie évolue quand le signal d’horloge est actif
✴excitation
Actif par niveau: niveau haut ou bas, le circuit est dit à
statique
✴leActif par front: avant (montant) ou arrière (descendant),
circuit est dit à excitation dynamique

Actif par niveau haut Actif par niveau bas Actif par front avant Actif par front arrière

21
 Synchrone sur front montant ou ou descendant
‣ Synchronisation sur front montant Actif par front avant

Clk

‣ Synchronisation sur front descendant

Clk Actif par front arrière

Quand Clk passe de 0 à 1, un pic de durée de porte NAND ressemble à un front montant
22 Quand Clk passe de 1 à 0, un pic de durée de porte NAND ressemble à un front descendant
 Bascule RS avec signal d’activation: RSH (1)
‣ Bascule commandée par un signal d’activation
périodique Clk (appelé horloge) Ambiguïté de la RSH:
‣ Trois entrées (S,R, Clk) deux sorties ( Q et Ǭ) Si Clk=R=S=1 ->Q=Ǭ=0: Interdit,
Indéterminé car Clk repasse à 0 , l’une
‣ La bascule fonctionne normalement quand Clk est des deux sorties doit prendre l’état 1: il
actif (Clk=1) est impossible de prédire la quelle.
‣ La bascule mémorise la dernière valeur lorsque Clk Interdit≠ Indéterminé
est inactif (Clk=0) Quand Clk=1, le circuit fonctionne, et
quand Clk=0 le circuit mémorise la
‣ Introduction de portes ET aux entrées dernière valeur

0
Table de Vérité
Entrées Sorties 0
Clk R S Q (t) mémorise la dernière
valeur
0 - - Q (t-1)
Sorties inchangées 0
1 0 0 Q (t-1)
1 0 1 1 Bascule RS synchrone avec l’horloge
à l’état bloqué
1 1 0 0
Indéterminé
23 1 1 1 X
 Bascule RS avec signal d’activation: RSH (2)
Table de Vérité
Entrées Sorties
Clk R S Q (t)
0 - - Q (t-1)
1 0 0 Q (t-1)
1 0 1 1
‣Si on suppose au départ à t0 la
1 1 0 0 bascule est Reset Q=0
1 1 1 X ‣A t1 R passe à 1, comme Clk=0 ⇒ Q
Clk (t) Q(t-1) (état mémoire)
‣Idem à t2 quand S passe à 1 Q passe
tà 0
S ‣A t3 Clk passe à 1 ⇒ Q(t)=Q(t-1)
‣A t4 S passe à 1 ⇒ Q(t) passe à 1
t ‣A t5 Clk passe à 0 ⇒ Q(t) reste à 1
R ‣A t6 R passe à 1 ⇒ Q(t) passe à 0
t
Q

t0 t1 t2 t3 t4 t5 t6 t7 t8 t ‣Etat mémoire
‣Etat Set
24 ‣ Chronogramme ‣Etat Reset
 Bascule RS avec signal d’activation:RSH (3)

‣ Bascule activée par front avant

Niveau haut

front avant front arrière

(montant) (descendant) Entrées Sorties

Niveau bas Clk R S Q (t)

0 - - Q (t-1)
1 - - Q (t-1)
↑ 0 0 Q (t-1)
↑ 0 1 1
↑ 1 0 0
↑ 1 1 X

Bascule RS synchrone avec front montant

Quand Clk passe de 0 à 1, un pic de durée de porte NAND

25
 Bascule D (Delay)
‣ La bascule D recopie, sur sa sortie Q, l’unique signal D
appliqué à son entrée avec une période d’horloge Clk.
‣ Le bistable D dérive de la SRH
‣Si Clk =1 et D=1 ⇒Q(t)=1= D Q=D ‣
‣Si Clk =1 et D=0 ⇒Q (t)=0= D
‣Si Clk=0 Q (t) ne change pas (mémorise la dernière valeur)
Table de Vérité
Entrées Sorties
D Clk Q (t-1) Q(t)
Table de Vérité
(version condensée)
0 0 0 0 Q(t)=Q(t-1)
0 0 1 1 Q(t)=Q(t-1) Entrées Sorties
0 1 0 0 Q(t) =D Entrée Sortie
Clk D Q(t)
0 1 1 0 Q(t) =D D Q(t)
1 0 0 0 Q(t)=Q(t-1) ➠ 0 - Q (t-1) ➠ 0 0
1 0 1 1 Q(t)=Q(t-1) 1 0 0
1 1
1 1 0 1 Q(t) =D 1 1 1
1 1 1 1 Q(t) =D

•Equation booléenne après simplification: Q(t)=DClk+Q(t-1)Clk

26
 Bascule D (Delay)

‣ Résous l’ambiguïté de la bascule RS, RSH

‣ Principe: faire en sorte que l’état R=S=1 ne soit jamais présent
à l’entrée de la bascule
‣ Réunir les signaux SR par un seul signal D qui correspond à
la donnée que l’on veut écrire dans la mémoire de la bascule
‣ Si Clk =1 et D=1 ⇒Q=1
‣
Q=D
‣ Si Clk =1 et D=0 ⇒Q=0
‣ Si Clk=0 Q (t) ne change pas

❶ ❶
0 ❷1 ❺ ❹
1 1 ❷0 0
0 1❼
❹
1 1 ❻ 0
❸ ❻ 0
❸
0 1 0
❷ 0 ❼ 1 1
❹ ❷ ❹ ❺ Bascule D synchrone
27
 Bascule T (Toggle ou Trigger)
‣ La bascule T a une seule entrée T.
‣ A l’entrée d’une impulsion, la sortie Q est inversée
‣ Si T=0, la valeur Q =Q est maintenue (t) (t-1)

‣ Si T=1, la valeur de Q = Ǭ est inversée (t) (t-1)

Table de Vérité
Table de Vérité (version condensée)
Entrées Sorties Entrées Sorties
T Clk Q (t-1) Q(t) T Q(t-1) Q(t) Entrée Sortie
0 0 0 0 Q(t)=Q(t-1) 0 0 0 T Q(t)
0 0 1 1 Q(t)=Q(t-1)
➠ 0 1 1 ➠ 0 Q(t-1)
0 1 0 0 Q(t)=Q(t-1) 1 0 1 1 Ǭ(t-1)
0 1 1 1 Q(t)=Q(t-1) 1 1 0
1 0 0 0 Q(t)=Q(t-1)
1 0 1 1 Q(t)=Q(t-1)
1 1 0 1 Q(t) = Ǭ(t-1)
Q(t)=TQ(t-1)+TQ(t-1)
1 1 1 0 Q(t) = Ǭ(t-1)
Q(t)=T ⊕ Q(t-1)
28
Synchrone quand Clk=1
 Bascule T (Toggle ou Trigger)

‣ La bascule T est une bascule D à laquelle on ajoute une

rétroaction depuis la sortie Q vers un XOR

‣ Une seule entrée T

‣ Si T=0, la valeur Q=Q est maintenue au front montant
(t-1)

‣ Si T=1, la valeur de Q= Ǭ est inversée au front montant

(t-1)

Table de Vérité

Clk T Q(t)

0 - Q (t-1)

↑ 0 Q (t-1)

↑ 1 Ǭ(t-1) Bascule T

29
Synchrone quand Clk passe de 0 à 1
 Bascule Maître-Esclave
‣ Objectif: éviter l’état interdit S=R=1
‣ Deux Bascules RSH connectées en cascade, les connexions entre les entrées et
sorties sont croisées
‣ RSH de gauche est le maître, celle de droite l’esclave
‣ Les deux horloges sont reliées entre elles
‣ Lorsque ClkM=1 pour le maître=>ClkE=0 pour l’esclave, QM et ǬM vont être
recopiés dans les entrées de l’esclave qui les bloque car ClkE=0
‣ Quand ClkM passe à 0 => ClkE=1, l’esclave envoie QM et ǬM comme entrées,
ils sortent respectivement Q et Ǭ et sont re-bouclées aux entrées du maître
qui les bloque aussitôt (si ClkM=0)
‣ Lorsque ClkM reste = 0, le système est bloqué
‣ Pas de possibilité pour l’utilisateur d’imposer une valeur initiale
‣ Il n’y a pas d’état mémoire

‣Si QM=1, ǬM=0 ⇒(S=1 et R=0) ⇒ Q=1, Ǭ=0

‣Si QM=0, ǬM=1 ⇒(S=0 et R=1) ⇒ Ǭ=1, Q=0

30
 Bascule JK (1)
‣ Elle possède deux entrées J et K et lève l’ambiguïté
(l’indétermination quand S=R=1) qui existe dans la bascule RS
en asservissant les entrées R et S aux sorties Q et Ǭ
‣ Règle le problème de la bascule maître-esclave
‣ Permet l’état mémoire (S=R=0=>J=K=0)
‣ Permet à l’utilisateur d’imposer une valeur initiale
‣ Fonctionne à mis chemin entre la bascule RS et la bascule T
‣ Comportement proche de la bascule T
‣
Conserve la valeur de Q quand J=K=0
‣
Inverse la valeur de Q quand J=K=1
‣ Comportement proche de la bascule RS
‣
Si JK=10, Q= 1
‣
Si JK=01, Q= 0

31
 Bascule JK (2)
‣Si JK=11, Q = Ǭ (t) (t-1)

‣Si JK=00, Q = Q (t) (t-1)

‣Si JK=10, Q= 1
‣Si JK=01, Q= 0
‣ Table de vérité
Entrées Sorties
J K Q (t)
Entrées Sorti ➠ 0 0 Q(t-1)
J K Q(t-1) Ǭ(t-1) Qes(t)
0 1 0
0 0 0 1 0
Q(t)=Q(t-1) 1 0 1
0 0 1 0 1
0 1 0 1 0 1 1 Ǭ(t-1)
Q(t)=0 Table Karnaugh
0 1 1 0 0
J
1 0 0 1 1 K 0 1
Q(t)=1
1 0 1 0 1
0 Q(t-1) 1
1 1 0 1 1
Q(t)=Ǭ(t-1)
1 1 1 0 0 1 Ǭ(t-1)

On a éliminé 8/16 combinaisons, là où Q= Ǭ • Equation booléenne après simplification

(Karnaugh
32 • Q(t)= JǬ(t-1)+ K Q(t-1)
 Bascule JK (3)

➠
Schéma détaillé Schéma simplifié

‣S=JǬ
‣R=KQ
‣La bascule SR dans le schéma simplifié

33
 Bascule JK ()
0 S 0 S
0 0
1
1 1
0
1 1
0 R 0 R

0 S=1
0 0 S=1
1 00
1
1
1
0
1 0 0
0 R=1 11
0 R=1

‣Pour JK=00 et Q(t-1)=0,

‣⇒ SR=11, à l’entrée d’une bascule RS (NAND),
‣Donc Q(t)=0= Q(t-1): Etat mémoire (à prouver avec le cas suivant Q(t-1)=1)
33
 Bascule JK ()
0 S 0 S
1 1
0
1 1
1
0 0
0 R 0 R

0 S=1 0 S=1
1 11
0 0
1 1
1 1 1
0 00
0 R=1 0 R=1

‣Pour JK=00 et Q(t-1)=1,

‣⇒ SR=11, à l’entrée d’une bascule RS (NAND),
‣Donc Q(t)=1= Q(t-1): Etat mémoire confirmée
33
 Bascule JK ()
0 S 0 S
0 0
1
1 1
0
1 1
1 R 1 R

0 S=1
0 0 S=1
1 00
1
1
1
0
1 0 0
1 R=1 11
1 R=1

‣Pour JK=01 et Q(t-1)=0,

‣⇒ SR=11, à l’entrée d’une bascule RS (NAND),
‣Donc Q(t)=0= Q(t-1):(a prouver par la suite si c’est un état mémoire)
33
 Bascule JK ()
0 S 0 S
1 1
0
1 1
1
0 0
1 R 1 R

0 S=1
1 0 S=1
0 10
0
1
1
1
0 1
1 R=0 01
1 R=0

‣Pour JK=01 et Q(t-1)=1,

‣⇒ SR=10, à l’entrée d’une bascule RS (NAND),
‣Donc Q(t)= 0 ≠ Q(t-1): Q(t)=est forcé à 0 quelque soit Q(t-1)
33
 Bascule JK ()
1 S 1 S
0 0
1
1 1
0
1 1
0 R 0 R

1 S=0
0 1 S=0
1 01
1
1
1
0
1 0
0 R=1 10
0 R=1

‣Pour JK=10 et Q(t-1)=0,

‣⇒ SR=01, à l’entrée d’une bascule RS (NAND),
‣Donc Q(t)= 1 ≠ Q(t-1): Q(t)=est forcé à 1, à prouver par la suite
33
 Bascule JK ()
1 S 1 S
1 1
0
1 1
1
0 0
0 R 0 R

1 S=1
1 1 S=1
0 11
1
1
1
1
0 0
0 R=1 00
0 R=1

‣Pour JK=10 et Q(t-1)=1,

‣⇒ SR=11, à l’entrée d’une bascule RS (NAND),
‣Donc Q(t)= 1= Q(t-1): Q(t)=est forcé à 1, quelque soit Q(t-1)
33
 Bascule JK ()
1 S 1 S
0 0
1
1 1
0
1 1
1 R 1 R

1 S=0
0 1 S=0
1 01
1
1
1
0
1 0
1 R=1 10
1 R=1
1 S
1 1 S=1
0 10
0
1
1
1
0 1
1 R 01
1 R=0
‣Pour JK=11 et Q(t-1)=0,
‣⇒ SR=01, à l’entrée d’une bascule RS (NAND),
‣Donc Q(t)= 1≠ Q(t-1) ⇒SR=10 ⇒Q(t)= 0≠ Q(t-1) =La sortie Q va osciller entre 0 et 1 pendant toute la durée
33 du signal d'horloge rendant le résultat ambigu
 Bascule JK ()
1 S 1 S
1 1
1
1 1
0
0 0
1 R 1 R

1 S=1
1 1 S=1
0 10
0
1
1
1
0 1
1 R=0 0
1 R=0 1
1 S
0 1 S=0 1
1 0
0
1
1
0
1 1
1 R 10
1 R=1
‣Pour JK=11 et Q(t-1)=1,
‣⇒ SR=10, à l’entrée d’une bascule RS (NAND),
‣Donc Q(t)= 0≠ Q(t-1) ⇒SR=01 ⇒Q(t)= 1≠ Q(t-1) =La sortie Q va osciller entre 0 et 1 pendant toute la durée
33 du signal d'horloge rendant le résultat ambigu
 Bascule JK (Maître-Esclave)
‣Pour une bascule JK, quand J=K=1=Clk(qui synchronise avec le niveau haut)
la sortie Q va osciller entre 0 et 1 pendant toute la durée du signal d'horloge
rendant le résultat ambigu. Pour éviter ce problème on monte deux bascules R-S
en cascade

S1
E

R1 E

‣Quand le signal d'horloge à 1 pour le maître et 0 pour l'esclave. L'état Q(t) est donc invariant
car l’horloge de l’esclave multiplie par zéro les entrées S et R.
‣Si QM=S, et ǬM=R ⇒ S1=R1=1, QE(t)= QE(t-1) ⇒ un état mémoire
‣Lorsque le signal d'horloge passe de 1 à 0 ( front descendant), l'état de la bascule maître est
transféré à la bascule esclave: le maître est bloqué et l’esclave libéré
‣Si QM=1, ǬM=0 ⇒(S=1 et R=0) ⇒ Q=1, Ǭ=0
‣Si QM=0, ǬM=1 ⇒(S=0 et R=1) ⇒ Ǭ=1, Q=0
34
 Bascule T à partir de la JK

‣ La bascule T peut également être obtenue à partir d’une

bascule JK, on injecte la même entrée sur J et K.

J K Q (t)

0 0 Q(t-1)

0 1 0

1 0 1

1 1 Ǭ(t-1)

35
 Bascule D à partie de la JK

‣ La bascule D peut également être obtenue à partir d’une

bascule JK, on envoie simultanément:
‣ La donnée sur l’entrée J
‣ Et son inverse sur l’entrée K

J K Q (t)

0 0 Q(t-1)

0 1 0

1 0 1

1 1 Ǭ(t-1)

36