Complément TP1 FPGA

DESCRIPTION AVEC UN FICHIER VHDL

1. Refaire les etapes de la section 2- et choisir le « top-level source type» HDL au
lieu de shematic.
2. Sélectionner le menu Project- new- Source.

3. Sélectionner VHDL Module comme source et entrer le nom du schéma que vous
allez créer.

4. Vérifier que l’option add to project est cochée.

5. Cliquer sur Next

6. Déclarer les ports d’entrée/sortie du design comme définis ci-contre.

7. Cliquer sur Next et ensuite sur Finish. Une ébauche du fichier apparaît avec
la description de l’entité et de l’architecture.

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 8. Dans la description de l’architecture, en dessous de l’énoncé begin, insérer
les fonctions permettant de calculer la somme et la retenue, tel que montré ci-contre.

Une fois le fichier VHDL édité, il est conseillé de vérifier la syntaxe du design afin
de trouver des erreurs de syntaxe, de typographie :
1. Vérifier que synthesisiimplementation est sélectionné dans la liste déroulante de
la fenêtre sources.
2. Sélectionner le fichier VHDL Compteur-VHDL pour afficher les processus liés
dans la fenêtre processes.
3. Cliquer sur le « + » a coté de synthesize-XST.
4. Double-cliquer sur le processus check syntax. Si tout va bien, un crochet vert
apparaît.
Sinon, consulter les messages d’erreur dans la console au bas de l’écran.
5. Corriger les erreurs s’il y a lieu, puis fermer le fichier VHDL.
6. F aire la simulation du montage
7. Implanter le montage puis vérifier le fonctionnement.

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