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Département Architecture, Conception et Logiciels Embarqués

Sujet de stage de fin d’étude Ingénieur / Master M2 (bac+5)

Titre : Evaluation de la sûreté de fonctionnement d’un système embarqué multiprocesseur sur

puce

Résumé : Le stage proposé s'inscrit dans le domaine de la fiabilisation des systèmes

multiprocesseurs sur puce pour l'embarqué. Les circuits intégrés fabriqués en technologie
classique, ex. CMOS 32nm, sont sujets à des phénomènes de variation et de dégradation. Cet
état de fait se traduit par le rejet d'un nombre significatif de puces en cours de fabrication qui
subissent des déviations extrêmes, causant ainsi une chute non acceptable du rendement de
fabrication. Le problème se posera également pendant l'utilisation du circuit et affecte sa
fiabilité. Les paramètres électriques subiront des variations dynamiques qui sont causées par la
combinaison de plusieurs phénomènes physiques tels que: le "IR-drop", le "NBTI", les porteurs
chauds, les cycles thermiques, l'"electromigration", etc. Cela résulte en général par l'apparition
d'un retard dans les délais de propagation du circuit puis d'une erreur causant ainsi une panne
du circuit. Habituellement, le problème de la fiabilité des circuits intégrés est traité pendant
l’étape de fabrication. Les lignes de production sont généralement soumises à diverses
procédures de qualification et de réajustement de leurs paramètres de réglage afin d’atteindre
un niveau de fiabilité suffisant (exprimé en général en Failure-In-Time, FIT). En parallèle, des
tests accélérés (coûteux) peuvent être effectués sur différents lots de circuits afin d’éliminer
ceux étant les plus fragiles. La complexité à concevoir des architectures de calcul
multiprocesseurs combinée à la difficulté à maîtriser tous les phénomènes liés aux nouvelles
technologies de fabrication nécessite un changement radical dans l’approche du problème, au
risque de retarder le « time-to-market » ou de réduire le niveau de sûreté de fonctionnement
dans le cas contraire.
Le laboratoire a développé une méthodologie pour l’estimation de la fiabilité d’un tel système.
Elle est implémentée sous la forme d’un simulateur intégré dans le flot de conception. Cela
permet d’évaluer la fiabilité du circuit avec des valeurs réalistes des paramètres électriques du
circuit. L’objectif du stage est de proposer une méthodologie d’évaluation de la sureté de
fonctionnement d’un système embarqué multiprocesseur avec l’aide des outils existants dans le
domaine. La méthodologie doit pouvoir s’inscrire dans celle existante. Il s’agira ainsi de
comprendre tout d’abord les différentes étapes de conception d’un circuit intégré, d’analyser
ensuite la méthodologie actuellement en cours pour l’évaluation de la fiabilité d’un circuit et de
proposer enfin une nouvelle méthode.
Le candidat devra évoluer de manière autonome et faire preuve d'initiatives dans ses choix. Il
travaillera conjointement avec les équipes du CEA LIST et du LASQUO.

Durée : 6 mois

Pré-requis :
Connaissances théoriques sur l’architecture des ordinateurs

Commissariat à l’Energie Atomique

Centre de Saclay – LIST/DACLE - Bâtiment 528 - Point courrier 94 - 91191 Gif sur Yvette Cedex

Tél. : 01.69.08.49.67 – Fax : 01.69.08.83.95 – email : jrlequepeys@cea.fr

Etablissement Public à caractère Industriel et Commercial

R.C.S. PARIS B 775 685 019
Contact : Olivier Héron – olivier.heron@cea.fr

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