&(76,6

 1DQF\  RFWREUH 

,QWURGXFWLRQ DX[ &RQYHUWLVVHXUV 0XOWLFHOOXODLUHV 6XSHUSRVpHV 60& 6WUXFWXUH HW FRPPDQGH

A. Ben Abdelghani, G. Gateau M. Bessakhi*, M. Gorse*, B. Sadiki*, V. Phlippoteau* * tudiant troisime anne ENSEEIHT Dpartement Gnie Electrique Automatique . ENSEEIHT. 2, Rue Charles Camichel - BP 7122 31071 Toulouse Cedex 7 ml : Guillaume.Gateau@leei.enseeiht.fr

5(680( Cet article est consacr la prsentation d'un projet de troisime anne cole d'ingnieurs ayant pour thme l'tude thorique et exprimentale d'une nouvelle structure de convertisseur (Convertisseur Multicellulaire superpos SMC). Cette nouvelle structure, directement importe de la recherche, permet de bien mettre en vidence tous les problmes de commande aussi bien au niveau rgulation automatique qu'au niveau Informatique Industrielle. Aprs un bref rappel sur les objectifs du projet ainsi que sur le cahier des charges donn aux tudiants, nous prsenterons les rsultats obtenus. Enfin nous donnerons quelques conclusions et perspectives sur ce travail. 0RWV FOpV : convertisseur statique, commande numrique, FPGA, multiniveaux, rgulation numrique.  ,1752'8&7,21 Les convertisseurs multicellulaires reprsentent dans les applications moyenne tension et forte puissance une solution maintenant reconnue au mme titre que le classique NPC (Neutral Point Clamp converter). Les industriels du secteur ont maintenant pris en main ces technologies et dveloppent des produits trs performants (qq MW sous 4kV). Depuis le dbut des annes 2000, le laboratoire LEEI propose une nouvelle structure de conversion haute tension (appele Convertisseur Multicellulaire Superpos SMC) permettant de palier un des inconvnients majeurs de la structure multicellulaire, savoir un dimensionnement des condensateurs flottant prohibitif au del d'une dizaine de kV. Cette nouvelle structure a fait l'objet de plusieurs publications prsentant la topologie, le principe de commande ainsi que l'aspect dimensionnement [1,2]. Ces structures de conversions, issus directement de la recherche mritent d'tre enseigns en cole d'ingnieur simplement car elles reprsentent un intrt important au niveau industriel. Ce projet a donc pour volont de faire dcouvrir des tudiants de troisime anne ENSEEIHT, donc en fin de formation, une architecture de convertisseur novatrice ainsi que tous le systme de pilotage mettre en uvre afin de commander ce type de convertisseur. La mise en place de cet enseignement s'effectuera sous la forme d'un projet semi encadr (appel projet long) d'une dure d'environ 40h vu de l'tudiant. Le projet long sera trait par un groupe de 4 tudiants. Une des particularits forte de cette forme d'enseignement est qu'elle fait apparatre la ncessit d'organiser le droulement des sances et donc d'tre confront une gestion de projet. La gestion du projet fait donc partie intgrante du projet lui-mme et se trouve ralise par les tudiants. Les enseignants, dans cette forme semi encadre, n'apparaissent que sous la forme d'experts de techniques et/ou de technologies. Les objectifs du projet sont donc multiples et margent sur plusieurs disciplines extrmement importantes pour l'enseignement de troisime anne, savoir l'Electronique de puissance, la commande numrique et l'automatique. Cet aspect pluridisciplinaire nous montre que ce projet est donc relativement ambitieux ce qui demandera aux tudiants beaucoup d'application et d'organisation pour boucler l'ensemble du travail demand.  &$+,(5 '(6 &+$5*(6 Le cahier des charges consiste tout d'abord en l'tude du principe de fonctionnement du convertisseur multicellulaire superpos. Cette premire phase, traite essentiellement en simulation, permettra aux tudiants de se familiariser avec la topologie et galement de comprendre le principe de commande mettre en uvre pour piloter au mieux ce convertisseur. A partir de cette premire phase, il est demand d'effectuer le dveloppement de la commande numrique des interrupteurs de la cellule, savoir comment gnrer avec un FPGA et partir d'un rapport cyclique donn, des ordres de commandes envoyer aux IGBT. Cette seconde phase fait apparatre la ncessit de former les tudiants sur un outil de programmation FPGA. Enfin, il est demand aux tudiants de dvelopper une rgulation du courant de sortie de l'onduleur et d'implanter cette rgulation de deux manires diffrentes: la premire est d'utiliser une traditionnel architecture DSP+FPGA alors que la seconde consiste n'utiliser que le FPGA, c'est--dire intgrer compltement la rgulation dans le silicium du FPGA. L'intrt de cette dmarche est de pouvoir en-

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suite comparer les deux mthodes au niveau architecture de commande, en particulier valuer la place prise par la rgulation sur le silicium.  3UpVHQWDWLRQ GX FRQYHUWLVVHXU Depuis le milieu des annes 70, priode laquelle le premier convertisseur de puissance multiniveaux a t introduit, plusieurs tudes sont arrives la conception de nouvelles structures (structure en cascade, NPC, multicelluaire...) visant toujours rduire la tension supporte par chaque interrupteur et/ ou sa frquence de dcoupage, ce qui permet finalement de monter dans la gamme de puissance. Rcemment, la structure SMC (Stacked Multicell Converter) a t propose [1,2]. Un convertisseur de ce type consiste en la superposition verticale de plusieurs convertisseurs multicellulaires, comme le montre la Fig 1. Le choix de cette structure repose sur le fait quelle ne figure pas encore dans le programme dtudes du dpartement GEA mais quelle sapparente la structure multicellulaire que les tudiants ont dj vue en cours.

)LJ   6WUXFWXUH GX SURMHW

Ec Vs Cell. p
D&RQYHUWLVVHXU PXOWLFHOOXODLUH j S FHOOXOHV

Cell p-1

Cell. 1

Ec 2 Ec 3 celluVs
E&RQYHUWLVVHXU 60& ;  FHOOXOHV HW  pWDJHV

ta-

)LJ   &RQYHUWLVVHXU 0XOWLFHOOXODLUH HW &RQYHUWLVVHXU 60&

Par ailleurs, et il nous a sembl opportun de limiter cette tude la structure 2x1 o deux cellules de commutation superposes comme le montre la Fig 2. La tension de sortie de ce bras donduleur prsente 3 niveaux : +E, 0 et E. Ec 2 tages Ec 1 cellule Vs

- Interface Utilisateur : Il sagit de linterface via laquelle nous pouvons programmer le FPGA et le DSP pour fixer les conditions de fonctionnement de la plateforme : Boucles de commande, type du Modulateur, valeur de la frquence dchantillonnage La communication entre cette interface et les composants matriels se fait via loutil RTDX fourni. - Carte de Commande : A partir du programme labor par lutilisateur et les grandeurs mesures, cette carte synthtise les ordres de commandes des IGBTs. Outre les Convertisseurs Analogiques Numriques ncessaires pour lacquisition des grandeurs mesures, la carte de commande possde une architecture mixte DSP/FPGA. Ceci permet de bnficier des avantages de chacun de ces composants, savoir, la puissance de calcul du DSP et la vitesse dexcution du FPGA et doptimiser, par consquence, la conception de la programmation des diffrentes tches sur la carte de commande. - Onduleur+ charge : Le bus continu lentre du convertisseur est ralis avec une source de tension continue en srie avec un redresseur. La charge est constitue dune rsistance en srie avec une inductance.  'pURXOHPHQW GX SURMHW Les diffrentes tapes que nous avons fixes pour ce projet sont les suivantes : - )RQFWLRQQHPHQW HQ %RXFOH 2XYHUWH: 1) Simulation dun onduleur 2 niveaux puis de londuleur SMC 3 niveaux tudi (sous PSIM) 2) Spcification du modulateur pour le convertisseur SMC 3 niveaux 3) Dveloppement, en AHDL, dun bloc gnrique MLI pour 1 cellule dans un FPGA et validation exprimentale de ce bloc 4) Dveloppement, partir du bloc prcdent, du modulateur MLI 3 niveaux dans un FPGA et validation exprimentale de ce bloc

)LJ   6WUXFWXUH 60& UHWHQXH SRXU OpWXGH

 6FKpPD EORF Le projet propos est structur en plusieurs blocs comme le montre la Fig 3 :

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- )RQFWLRQQHPHQW HQ %RXFOH )HUPpH : 1) Dveloppement dune commande numrique du courant de charge et de la tension du bus continu 2) Intgration de cette commande dans le DSP et validation exprimentale 3) Intgration de cette commande dans le FPGA et validation exprimentale 4) Comparaison de ces deux dernires alternatives en termes de performances, de difficult dintgration, de temps de calculs, etc.  6,08/$7,216 (7 5(68/7$76 (;3(5, 0(17$8;

tif), ltage du bas est ltat ON (respectivement commute ) et ltage du haut commute (respectivement est ltat OFF ). Ce fonctionnement se traduit par lquation (1)

( VL ,UHI ! 0, DORUV (E 1) HW (9V K 2 ) (1) ( VL ,UHI  0, DORUV (K 0) HW (9V (E  1) ) 2

Dautre part, La tension de sortie de l'onduleur scrit comme suit : 9V

5,  /

 )RQFWLRQQHPHQW HQ %RXFOH 2XYHUWH Cette tape consiste en une prise en main du convertisseur en simulant son fonctionnement et sa commande avec une MLI naturelle sous PSIM (C.f. Fig 4). La modulation est effectue en comparant la rfrence deux porteuses en phases : la premire (porteuse1) pour la cellule de commutation du haut et la seconde (porteuse2) pour la cellule de commutation du bas.

Le systme commander constitu par le convertisseur et son modulateur peut alors tre modlis comme le montre la Fig 5. Lentre de ce systme est le rapport cyclique global alpha (qui est une image de la modulante), et sa sortie est le courant I.

G, GW

)LJ   0RGqOH GX 0RGXODWHXU&RQYHUWLVVHXU D 6FKpPD GH VLPXODWLRQ

Vsortie

 'pYHORSSHPHQW GX FRUUHFWHXU Pour commander le systme, on utilise un rgulateur PI. Le schma bloc du systme en boucle ferme est le suivant :

Porteuse 1 Rfrence
)LJ   6FKpPD GX V\VWqPH OLQpDULVp HW FRUULJp

Porteuse 2
)LJ   6LPXODWLRQ HQ %2 GX FRQYHUWLVVHXU E UpVXOWDWV GH VLPXODWLRQ

Il est noter que la compensation (2/E) est introduite pour pouvoir linariser le systme. On note

5( S)

. .(1  7L. S) . 7L. S

 )RQFWLRQQHPHQW HQ %RXFOH )HUPpH  5pJODJH GX FRXUDQW GH VRUWLH

La fonction de transfert en Boucle ouverte est

 0RGpOLVDWLRQ GH OHQVHPEOH FRQYHUWLVVHXU PR GXODWHXU  Notons h le rapport cyclique de la cellule du haut et b celui de la cellule du bas. Les deux tages haut et bas du convertisseur sont commands comme suit : si le courant de rfrence est positif (respectivement nga-

%2( S)

. .(1  7L. S) 1

Lobjectif de la rgulation est damliorer la bande passante (tout en restant infrieur la frquence de dcoupage) et de rduire lerreur. En compensant le terme L/R et en prenant une bande passante infrieure dune

5 / 7L. S( S  1) 5

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demi ( Z ES

dcade

de

la

frquence

de

dcoupage

Z GHF 10

), on dduit :

7L

La simulation de ce correcteur sous MATLAB donne les courbes prsentes sur la Fig 7. Ces rsultats sont aussi confirms sous PSIM. Les ondulations que prsente le courant sont dues au dcoupage et ont une amplitude maximale de 1.3A pour un courant de rfrence de 12A damplitude.

/ et . 5

/.Z ES
)LJ   )RQFWLRQQHPHQW HQ DEVHQFH GX UpJDODJH GH OD WHQ VLRQ GX EXV FRQWLQX  D 9%XV HW 9PLOLHX E ,UHI HW ,

D $GLY  PVGLY

Pour pouvoir raliser un rglage de la tension du bus continu, il est ncessaire dutiliser un convertisseur triphas avec un neutre non reli: les phases a et b sont contrles en courant, (ce qui implique aussi le contrle du courant de la troisime phase) et la phase c est commande de manire rgler la tension du bus continu. Le schma de cette rgulation est donn par la Fig 9. Sur cette figure, les deux premiers blocs sont identiques (rgulation du courant). Le troisime bloc a en entre une modulante construite partir des rapports cycliques des deux premires phases et de lerreur sur la tension du point milieu Vmilieu. Lerreur sur cette tension est filtre avec un filtre passe bas (Fcoupure= 40Hz) et ce pouvoir filtrer les ondulations lies au redressement simple alternance.

)LJ   5pSRQVH SRXU XQ FRXUDQW GH UpIpUHQFH GH $ ( 9/ P$ 5  IGHF N+]

E $GLY  VGLY

)LJ   5pJXODWLRQ GH OD WHQVLRQ GX EXV FRQWLQX

 )RQFWLRQQHPHQW HQ %RXFOH )HUPpH  5pJODJH GH OD WHQVLRQ GX EXV FRQWLQX Le but de cette partie est de rgler la tension continue lentre du convertisseur. En effet, cette tension continue est obtenue en utilisant un redresseur simple alternance et deux capacits de 1.1 mF chacune comme le montre la Fig 3. Sur cette figure, on voit que la tension du point milieu du convertisseur dpend de la charge et la dcharge de ces deux capacits et donc de la commande du convertisseur. Il est noter que pour un bon fonctionnement du dispositif, cette tension doit rester stable (voir Fig  ). Autrement, la tension aux bornes de certains interrupteurs serait suprieure celle pour laquelle ils sont dimensionns.

Ensuite, on a un rgulateur PI dont les coefficients sont dtermins dune manire empirique, et non pas partir dun modle mathmatique. Le dimensionnement du rgulateur PI se fait en tenant compte des deux considrations suivantes : Lordre de grandeur de la modulante est 1 ; celui de la tension du bus continu est de 100. LE gain statique est donc pris gal 1 La divergence du systme apparat aprs plusieurs priodes de fonctionnement : La constante de temps est choisi 10 fois plus lente et donc elle est fixe gale 1s. Les rsultats de simulation de cette boucle de rgulation sont donns sur les Fig 10 et Fig 10 et confirment lefficacit de la rgulation propose.

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 5pDOLVDWLRQ GH OD FRPPDQGH GH ORQGXOHXU La gnration des signaux de commande de londuleur est obtenue en utilisant la stratgie MLI rgulire symtrique et est faite dans loptique dtre implmente sur un FPGA. Elle est alors code en AHDL sous Quartus qui sert aussi doutil de simulation. Comme londuleur est constitu de deux cellules identiques, il est intressant de gnrer un bloc qui gre la commande dune seule cellule et dtendre la mme commande la deuxime cellule. Ce bloc comporte principalement trois tapes : Vbus Vmilieu
D

tenu grce une mmoire 8 bits mais dont les donnes son codes sur 1 bit puisqu'il sagit dun signal boolen.  ,PSOpPHQWDWLRQ GH OD VWUDWpJLH GH PRGXODWLRQ La gnration des signaux de commande se fait en comparant la modulante la porteuse triangulaire : (commande=(modulante>=porteuse)). Par ailleurs, pour tenir compte des temps minima de conduction et de blocage des interrupteurs, il faut introduire des butes sur le signal modulante en dbut et fin de la priode dchantillonnage. Ensuite, pour respecter les temps morts Tm entre les signaux de commande des IGBT dune mme cellule, il est ncessaire de gnrer, partir du signal commande, deux signaux top et bottom complmentaires et dcals dune dure de Tm. Les signaux top et bottom correspondent respectivement lIGBT du haut et celui du bas dune mme cellule. clk modulante comparaison botporteuse top Tm

I1 et I1ref

)LJ   ,PSOpPHQWDWLRQ GH OD 0/, SRXU XQH FHOOXOH

)LJ   5pJXODWLRQ GX EXV FRQWLQX  D 9EXV HW 9PLOLHX E ,UHI HW ,

Pour implmenter la stratgie MLI aux deux cellules de londuleur, on gnre un bloc analogue celui de la premire cellule mais ayant une porteuse dcale vers le haut par rapport la premire porteuse.  5pVXOWDWV H[SpULPHQWDX[ Les rsultas exprimentaux prsents ci-aprs correspondent un fonctionnement en boucle ouverte, o le profil de la rfrence est programm au niveau du DSP. La Fig 13 donne les ordres de commande des IGBTs de la cellule du bas et ceux de la cellule du bas pour une modulante sinusodale.
&HOOXOH KDXW WRS ERWWRP WRS ERWWRP

)LJ   5pJXODWLRQ GX EXV FRQWLQX =RRP  D 9EXV HW 9PLOLHX E ,UHI HW ,

 *pQpUDWLRQ GH OD SRUWHXVH  Le profil du signal triangulaire est stock dans une mmoire dans le FPGA. Cette mmoire a une capacit dadressage de 8 bits, et les donnes sont codes sur 9 bits. Elle est balaye par un compteur 8 bits. La frquence de la porteuse est donne par : Fporteuse = 28.Fbase ; Fbase tant la frquence de base impose par le DSP  *pQpUDWLRQ GX VLJQDO GpFKDQWLOORQQDJH  Pour pouvoir raliser une MLI rgulire symtrique, il est ncessaire dchantillonner la modulante aux instants o la porteuse est extrmale. Pour ce faire, on gnre un signal, dit dchantillonnage. Ce signal est ob-

&HOOXOH EDV

&HOOXOH KDXW

WRS ERWWRP WRS ERWWRP

&HOOXOH EDV

)LJ   2UGUHV GH &RPPDQGHV GHV FHOOXOHV GH FRPPXWDWLRQV DYHF XQH PRGXODQWH VLQXVRwGDOH

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 &21&/86,21 Cette exprience a t extrmement enrichissante aussi bien pour les tudiants que pour les enseignements, mme si le projet n'a pu tre men totalement terme. Il a tout de mme permit aux tudiants de dcouvrir une nouvelle structure de conversion et d'approfondir le systme de commande mettre en uvre pour le piloter. Les tudiants ont galement t confronts aux outils de bases de dveloppement ddis aux composants FPGA qu'ils retrouveront dans l'industrie. D'autre part, le dveloppement d'une rgulation du courant de sortie du convertisseur a permit de mettre en vidence la ncessit d'un rgulation du demi bus continu. Cette seconde rgulation en tension a t tudie en simulation et se trouve prte tre implante numriquement. Les perspectives suite cette exprience sont nombreuses comme en particulier l'implantation exprimentale sur DSP et sur FPGA des rgulateurs. %LEOLRJUDSKLH 1. G.Gateau, T.A.Meynard, H.Foch, Stacked MultiCell Converter (SMC): Topology and Control, in 3UR FHHGLQJV RI (3(,Graz, 2001. 2. L. Delmas,G. Gateau, T.A. Meynard, H. Foch, Stacked Multicell Converter (SMC): Control and natural balancing, in 3URFHHGLQJV RI WKH 3(6&
, Cairns-Australia, Juin 2002.