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DEVOIR N°02
(TP)
Réalisée par :
Group : 01
Sous group : 01
LIBRARY IEEE ;
Use ieee.std_logique.1164.all ;
Entity DEC2_4 is
Port (en, B, A : in std_logic ;
y0, y1,y2,y3 : out std_logic) ;
End DEC2_4 ;
Architecture DF of DEC2_4 is
Begin
Y3 <= en and B and A;
Y2 <= en and B and not(A);
Y1 <= en andA and not(B);
Y0 <= en and not(B) and notA);
End DF;
LIBRARY IEEE ;
Use ieee.std_logique.1164.all ;
Entity DEC2_4 is
Port (en, B,A : in std_logic ;
y0, y1,y2,y3 : out std_logic) ;
End DEC2_4 ;
Process(E)
Begine
If(E= “100“)then
.y0=>’1’, y1=>’0’, y2=>’0’, y3=>’0’ ;
Elseif(E=“101“)then
.y0=>’0’, y1=>’1’, y2=>’0’, y3=>’0’ ;
Elseif(E=“110“)then
.y0=>’0’, y1=>’0’, y2=>’1’, y3=>’0’ ;
Elseif(E=“111“)then
.y0=>’0’, y1=>’0’, y2=>’0’, y3=>’1’ ;
Else
Entity DEC3_8 is
Port (en, C,B, A : in std_logic ;
y0, y1,y2,y3, y4,y5,y6,y7 : out std_logic) ;
End DEC3_8;