Ecole Nationale d’Electronique

et de Communication de Sfax

Travaux Pratique N°1

Additionneur

Elaboré par : Dalel Bouazizi

Classe : 2GEC 3
Groupe 1

Année Universitaire 2023-2024

 I. Objectif de TP

L’objectif de ce TP est de prendre en main un compilateur et un simulateur pour le langage

VHDL.
Il s’agit du logiciel ModelSim de Mentor Graphics. On présente les différentes étapes pour
aboutir à la
simulation d’un multiplexeur et par la suite savoir décrire et valider par simulation leur
caractéristiques.

II. Travail demandé

1. Multiplexeur 4 vers 1
L’objectif de cette partie est de concevoir un multiplexeur à partir de la description fonctionnelle
par le langage de description matérielle VHDL avec l’algorithme ci-après.
Nous avons défini pour cela les paramètres suivant :
 L’entrée : e1, e2, e3, e4 de type booléen std logic.
 L’adresse : variable « sel » comme un vecteur de 2 valeurs de type booléen.
 La sortie : variable « s » contient une seule valeur de type booléen.
D’après ce description VHDL on a un multiplexeur de quatre bits d’entrées avec deux adresses et
une sortie

2. Multiplexeur 4 vers 1 de N bits

Un multiplexeur est un sélecteur de données

Il possède 4 entrées de même taille (N bits)
Il possède une unique sortie de même taille que les entrées
L’aiguillage d’une des entrées sur la sortie se fait par le biais de la commande SELECT
Generic (n : Integer := 6) :

Dans cette version, j'ai ajouté un générique N qui permet de paramétrer la largeur des données
d'entrée. Par défaut, N est fixé à 8 bits, mais vous pouvez le changer en spécifiant une autre
valeur lorsque vous instanciez l'entité mux4_1n Cela rend le multiplexeur plus flexible et
réutilisable pour différentes largeurs de données d'entrée.