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Ja
k ub
ow
i cz
Ly
cé
e
Lo
rit
z
Q Au front descendant, le niveau logique en D est copié en sortie
D
L’entrée D est reliée à la sortie /Q
ck
Q
Conditions initiales : la sortie Q = 0, /Q = 1
Au premier front descen dant /Q est copié en sortie…
Q passe à « 1 » /Q passe à « 0 » avec un retard tpLH
Temps de propagation de l’état bas vers l’état haut
ck
Q
Q
D On réalise un diviseur de fréquence par deux
ck
fck
Q
TQ = 2.Tck fQ =
2
ck
Q
S0 S1 S2
Compteur modulo 8
Q0 Q0 Q0 Q0
S0
0 1 0 1 0 1 0 1 0 1
Q1 Q1 Q1 Q1
S1
0 0 1 1 0 0 1 1 0 0
Q2 Q2
S2
0 0 0 0 1 1 1 1 0 0
t
0 1 2 3 4 5 6 7 0 1
Compteur modulo n
log n
Bascules =
log 2
Avec bascules = nombre entier ramené à la valeur supérieure.
Entrées de e0 0 Q0
Sorties Q0 à Qn
prépositionnements e1 1 Q1
e0 à e3 CT
e2 2 Q2
En vert = OPTION
e3 3 Q3
Compteur modulo 10
Q0
0 Q0
Q1
1 Q1
CT Q2
2 Q2
Q3
3 Q3
Compteur modulo 10
Q3 Q2 Q1 Q0 RAZ n Q3 Q2 Q1 Q0 RAZ n
0 0 0 0 0 0 0 0 0 0 0 0
0 0 0 1 0 1 0 0 0 1 0 1
0 0 1 0 0 2 0 0 1 0 0 2
0 0 1 1 0 3 0 0 1 1 0 3
0 1 0 0 0 4 0 1 0 0 0 4
0 1 0 1 0 5 0 1 0 1 0 5
0 1 1 0 0 6 0 1 1 0 0 6
0 1 1 1 0 7 0 1 1 1 0 7
1 0 0 0 0 8 1 0 0 0 0 8
RAZ
1 0 0 1 0 9 1 0 0 1 0 9
1 0 1 0 1 10 1 0 1 0 1 10
1 0 1 1 1 11 1 0 1 1 X 11
1 1 0 0 1 12 1 1 0 0 X 12
1 1 0 1 1 13 1 1 0 1 X 13
1 1 1 0 1 14 1 1 1 0 X 14
1 1 1 1 1 15 1 1 1 1 X 15
RAZ = Q0 . Q1 . Q2 . Q3
Compteur modulo 10 : Simplification
raz
Q 1Q0
Q3Q2 00 01 11 10
00 0 0 0 0
01 0 0 0 0
11 X X X X
10 0 0 X 1
RAZ = Q1 . Q3
Compteur modulo 10
Q0
0 Q0
Q1
1 Q1
CT Q2
2 Q2
Q3
3 Q3
Compteur modulo 10
Q0
0 1 0 1 0 1 0 1 0 1 0 0 1 0
t
Q1
0 0 1 1 0 0 1 1 0 0 1 0 0 1
t
Q2
0 0 0 0 1 1 1 1 0 0 0 0 t 0 0
Q3
RAZ
0 0 0 0 0 0 0 0 1 1 1 0 0 0
0 0 0 0 0 0 0 0 0 0 1 0 0 0
0 1 2 3 4 5 6 7 8 9RAZ 0 1 2
Compteur asynchrone S0 S1 S2
S0
tpHL 100ns
S1
2 tpHL 200 ns
S2
3 tpHL 300ns
Compteur synchrone CT=0
CRT4
000
Les inconvénients d’un compteur asynchrone :
C 001
010
Il ne sait que compter ou décompter en binaire naturel. 0 011
Il introduit un retard (de l’ordre de 10 à 100ns par bascule). CT
1
100
2
3 101…
L’avantage d’un compteur asynchrone
est sa simplicité de conception.
CT=0 000
CRT4
Q Q Q
D D D
ck Q ck Q ck Q
Horloge
Au front montant de l’horloge, les niveaux aux entrées D sont transférés en sortie
Ces transferts sont effectués en même temps.
Pas de combinaison intermédiaire indésirable.
Le cycle dépend du circuit de prépositionnement et peut représenter n’importe quel
type de codage, binaire, Gray ou autre, ce qui lui donne aussi le nom de séquenceur.
Exemple : compteur synchrone modulo 11
H Q3 Q2 Q1 Q0 n Q3 Q2 Q1 Q0 D3 D2 D1 D0
0 0 0 0 0 0 0 0 0 0 0 0 1
0 0 0 1 1 0 0 0 1 0 0 1 0
0 0 1 0 2 0 0 1 0 0 0 1 1
0 0 1 1 3 0 0 1 1 0 1 0 0
0 1 0 0 4 0 1 0 0 0 1 0 1
0 1 0 1 5 0 1 0 1 0 1 1 0
0 1 1 0 6 0 1 1 0 0 1 1 1
0 1 1 1 7 0 1 1 1 1 0 0 0
1 0 0 0 8 1 0 0 0 1 0 0 1
1 0 0 1 9 1 0 0 1 1 0 1 0
1 0 1 0 10 1 0 1 0 0 0 0 0
Compteur synchrone modulo 11
Table de vérité du séquenceur Simplification
Q3 Q2 Q1 Q0 D3 D2 D1 D0
0 0 0 0 0 0 0 1
0 0 0 1 0 0 1 0
0 0 1 0 0 0 1 1
0 0 1 1 0 1 0 0
0 1 0 0 0 1 0 1
0 1 0 1 0 1 1 0
0 1 1 0 0 1 1 1
0 1 1 1 1 0 0 0
1 0 0 0 1 0 0 1
1 0 0 1 1 0 1 0
1 0 1 0 0 0 0 0
Compteur synchrone modulo 11
12
& 11 6
13
12
1 5 SD1 O1 1
11 D1
9 13
& 8 3 2
9 10 CP1 ~O1
& 8 4
10
CD1
4 3 2 1
9
& 8
10 12
& 11
13
8
13
9
&
9
1 9 SD2 O2
8 8 D2
9 10 10
& 8 11 12
10 CP2 ~O2
9 9 10
& 8 1 8 CD2
10 10
9
& 8
10
12
& 11 6
13
1
4
1 5 SD1 O1
6 D1
9 5
& 8 3 2
9 10 CP1 ~O1
& 8 4
10 CD1
1 8
& 3
2 1
1 9 SD2 O2 13
3 D2
4 2
& 6 11 12
5 CP2 ~O2
10
CD2