TELECO2011 & 7ème JFMMA

Mars 16-18, 2011 – Tanger MAROC

METHODOLOGIE DE COCEPTIO D’U AMPLIFICATEUR

A FAIBLE BRUIT E TECHOLOGIE COMS POUR DES
APPLICATIOS DE TRES FAIBLE COSOMMATIO
Abdellah Idrissi Ouali, Ahmed El Oualkadi, Mohamed Moussaoui, Yassin Laaziz
Laboratoire de la Technologie de l’Information et de la Communication (LabTIC)
Université Abdelmalek Essaadi. Ecole Nationale des Sciences Appliquées de Tanger
ENSA de Tanger, Route Ziaten, BP 1818, Tanger principale, Maroc
abdellahe@yahoo.de

Resumé: This paper describes the design of fully integrated ultra low power CMOS low noise amplifier with
inductive degeneration at the ISM Band (Industrial, Scientific and Medical). The power consumption is limited
to 545 µW with 1 V supply voltage. The sizing of the MOSFET transistor is based on the Inversion Coefficient
Method (IC), which leads to good design tradeoffs of the LNA. The two stages LNA has been designed CMOS
0.18 µm. using three integrated spiral inductors. The simulated power gain is 13.59 dB with a noise figure of
1.52 dB. The simulated reflexion coefficient S11 is -32 dB , which shows a good input matching. The circuit
satisfied the requirement performance of the 2.4 GHz IEEE 802.15.4 low cost and low power standard.

Key words: CMOS, LNA, RF, IC

la méthode d’adaptation de l’impédance d’entrée et
la taille de la bande passante.
I. INTRODUCTION
La demande des équipements radiofréquences à
faible coût et à très faible consommation a
augmenté rapidement surtout pour les équipements
des réseaux domestiques sans fil [1]. Le standard
ZigBee satisfait ces spécifications qui ont tendance
à dominer l’évolution des récepteurs-émetteurs
radiofréquences [2]. L’objectif de ce travail s’inscrit
dans le cadre de l’optimisation de la consommation
des modules RF (radiofréquence) de faible débit et (a) (b)
faible coût pour les réseaux de capteurs sans fil. Le
bloc étudié est l’amplificateur à faible bruit qui est
le premier élément d’une chaîne de réception RF.
La bande de fréquence choisie est celle de la norme
IEEE 802.15.4 pour la bande ISM 2,4 GHz.
L’amplificateur à faible bruit (LNA : Low Noise
Amplifier) est un composant très important dans les
circuits intégrés RF. C’est le premier bloc d’un
récepteur dont la fonction principale est de fournir
un gain suffisant pour surmonter le bruit des blocs
ultérieurs (tels que le mélangeur), mais pas trop (c) (d)
pour ne pas causer la surcharge du mélangeur. En Fig 1. Différentes architectures du LNA
plus un LNA devrait fournir une bonne linéarité et
il doit présenter une impédance spécifique, par L’ajout des résistances à l’entrée dans l’architecture
exemple 50 Ω, à la source d’entrée et à la charge de contre-réaction résistive Fig. 1(a) et à terminaison
sortie. Également un LNA doit fournir une faible résistive Fig. 1(b) servent à l’adaptation de
consommation d’énergie surtout pour les systèmes l’impédance d’entrée. Ces résistances constituent
portables et il doit avoir une bonne isolation inverse donc des sources de bruit thermique
pour empêcher l’auto mélange. supplémentaire. Le gain (large bande) induit à la
charge s’accompagne d’une consommation
II. Choix de l’architecture importante. L’adaptation pour l’architecture à
On peut classer les amplificateurs à faible bruit en terminaison 1/gm (Fig. 1(c)) est réalisé par
trois architectures principales qui se distinguent par l’intermédiaire de la transconductance gm du
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transistor MOS (1/gm=50 Ohm et gm=20 mS ) ce Vdd

qui limite le degré de liberté pour le compromis Ld

entre la consommation et la linéarité puisque le
courant est fixé en raison de l’adaptation 1/gm [3].
Cette architecture grille commune souffre d’un Cd RF_OUT

facteur de bruit élevé [4]. L’architecture source Vb2

Cout
M2
commune à dégénération inductive (Fig. 1(d)) est Vb1 Rb

parmi les architectures les plus utilisées grâce à son

bon gain pour une faible consommation d’où le RF_IN Lg
Ls
M1
choix de cette architecture dans ce travail. L’enjeu Cm

majeur de cette topologie est la forte dépendance de

la performance du circuit aux inductances,
particulièrement à leur facteur de qualité. Le Fig. 2. Topologie choisie.
tableau 1 résume les avantages et les inconvénients .
de cette topologie comparés avec les autres déjà La polarisation des transistors caractérisée par le
citées [5]. courant de drain Id a une grande influence sur la
performance du LNA comme le gain, le bruit et la
TABLEAU 1. COMPARAISON DE LA TOPOLOGIE CHOISIE linéarité. Pour pouvoir exploiter le transistor
AVEC LES AUTRES ARCHITECTURES. MOSFET dans toutes les régions de
Dégénération inductive Autres architectures fonctionnement, une méthode basée sur le
Faible consommation Forte consommation cœfficient d’inversion est développée dans [6].
Grande surface Petite surface
Bande étroite Large bande ID ID
IC = = (1)
Faible intégration Intégration complète W  W 
2n 0 µ0 C oxU T2   I0 
3 inductances Pas d’inductance  L  L
L’expression du coefficient d’inversion est définie
Fig. 2 présente le circuit complet du LNA choisi.
par l’équation (1) avec les valeurs des paramètres
L’adaptation est réalisée à l’aide des deux de la technologie CMOS 0,18 µm qui sont le
inductances Ls, Lg et la capacité Cm associée à la facteur de substrat n0, la mobilité à faible champ µ0,
capacité grille source Cgs1 du transistor M1. La la capacité grille oxyde Cox, la tension thermique UT
charge en sortie est un circuit LC accordé à la et le courant normalisé I0. Fig. 3 présente la
fréquence de travail f0. L’utilisation d’une charge simulation de IC en fonction de la tension effective
résonnante à la place d’une résistance permet Veff.
d’obtenir un gain suffisant sous faible tension
d’alimentation. L’adjonction d’un étage cascade
(M2) garantit l’isolation entre la sortie et l’entrée et
prévient tout problème d’instabilité. L’utilisation de
la capacité Cm augmente le degré de liberté pour le
choix du dimensionnement du transistor M1.

III Méthode de conception

Le grand challenge dans ce travail est la
réduction de la consommation vers des valeurs µW
tout en satisfaisant les exigences de la norme IEEE
802.14.5. La méthode utilisée consiste à polariser le
transistor dans la zone modérée et trouver par la
suite le bon compromis entre le gain, le facteur de
bruit et la linéarité.
Coefficient d’inversion
La méthode de coefficient d’inversion définie en
détail les performances du transistor MOSFET dans
chaque régime de fonctionnement
Fig. 3. IC en fonction de Veff=Vgs-Vt pour W=10µm et
L=0,18µm
On définie trois régions principales de
fonctionnement du transistor MOSFET bornées par
des valeurs numériques fixes du coefficient
d’inversion IC. La région de faible inversion
(IC<0,1) est caractérisée par une faible
consommation, un bon gain et un rapport gm/Id
maximum mais elle souffre d’une faible bande
passante. La région de forte inversion (IC>10) est
caractérisée par une forte consommation, un faible
rapport gm/Id un faible gain et une très bonne
bande passante. La région d’inversion modérée
(0,1<IC<10) est caractérisée par une faible
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consommation, un bon gain, un bon rapport gm/Id l’utilisation d’une inductance discrète. Dans ce
et une modeste bande passante. Cette région travail, le facteur de qualité du modèle utilisé dans
présente des performances convenables pour notre la simulation est égal à 7. Fig. 5 montre le schéma
circuit. La méthodologie consiste à fixer la équivalent du modèle d’inductance spirale carrée
longueur du canal, le courant du drain et le utilisé.
coefficient IC et ensuite chercher un compromis
entre les différentes performances à savoir le bruit,
la polarisation, la bande passante, le gain, la surface
et d’autres performances. Cette méthode a pour
avantage d’exploiter le transistor dans tous les
régimes de fonctionnement. En plus le coefficient
d’inversion IC est une mesure normalisée
indépendante des paramètres de la technologie.

Fig.6. Modèle de l’inductance utilisée

Adaptation d’entrée

Fig. 6 montre le schéma équivalent de l’étage

d’entrée du circuit.

Rs
Fig. 4. Principe de la méthode de coefficient d’inversion. Lg
Cm Cgs1 gmVgs
Vgs
Pour notre cas on va combiner entre les équations VRF
du circuit LNA qui définissent le facteur de bruit, Ls
l’impédance d’entrée, le gain et les équations qui
définissent les performances du transistor M1 avec
la méthode IC. L’objectif est donc de trouver un
couple optimum (Id,IC) qui permet d’avoir un Fig.7. Schéma équivalent simplifié de l’étage d’entrée
minium facteur de bruit NF(Id, IC)=NFmin et un
maximum gain G(Id,IC)=Gmax. Le rapport gm/Id est L’expression de l’impédance d’entrée peut s’écrire
un facteur de performance très important dans cette sous la forme :
méthode.

(
Z in = jω Ls + Lg ) + Rs +
1 g
+ m Ls
jωC gs C gs
(2)
gm
≈ ωT Ls ≈ Ls (ω = ω0 )
Cgs
gm est la transconductance du transistor M1, ωT est
la fréquence de transition et Cgs=Cgs1//Cm . En
prenant compte de la résistance de la grille et les
résistances séries des inductances Lg et Ls, cette
Fig. 5. Rapport gm/Id en fonction de Vgs expression devient :

Fig. 4 montre la simulation du rapport gm/Id en V in g Ls

Z in = = R g + R Lg + R Ls + m

fonction de la polarisation. On va donc faire I in C gs

(3)
fonctionner l’amplificateur à une tension  1 R g 
+ jωLg − 
Ls m
d’alimentation de 1 V est un courant de drain de + ωLs −
 ω C ωC 
545 µA ce qui correspond à une puissance de  gs gs 
545 µW tout en ayant des performances acceptable avec :
1 + RLs g m
( )
pour la norme IEEE 802.15.4. La longueur du canal
est maintenue à sa valeur minimale 0,18 µm pour ω L g + Ls − =0
atteindre une fréquence de transition maximale
ωC gs
fTmax. Une autre contrainte dans cette architecture 1 + R Ls g m (4)
ω2 =
doit être prise en considération pendant la recherche
de compromis de performance, c’est la valeur de
(L g + Ls )C gs
l’inductance Lg qui ne doit pas dépasser une valeur
non supportée par la technologie utilisée pour éviter
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L’expression de l’impédance d’entrée est donc :

2 Rg Cgd
υrg
g m Ls
Zin = Rg + RL + RL + (5) gm v gs
g s C gs Cgs i2d r0
Avec Rg , R Lg et R Ls sont respectivement la
résistance de grille, la résistance série de
l’inductance grille et l’inductance source. Fig.8. Modèle standard d’un transistor MOS.
L’expression de la transconductance d’entrée gm de
l’amplificateur à faible bruit est : L’expression du facteur du bruit qui prend en
compte les résistances séries des inductances et la
résistance de grille est donnée par [7, 8] :
gm V gm
I out = Vgs g m = Iin = in (6)
jωCgs Z in jωC gs
RLg Rg γ χ  ω0 
F = 1+ + +   (12)
V in Rs Rs α QLg  ωt 
Avec I in =
Z in
I in ωT Avec γ est le coefficient de bruit du canal,
Gmeff = = g mQin = (7) gm
Vin 2ω0 Rs α= , c est le coefficient de corrélation entre la
et Qin est le facteur de qualité effectif de l’étage gd0
d’entrée du LNA. grille et le bruit du courant du drain

On peut donc constater que la transconductance de

l’entrée est indépendante de celle du transistor. Si χ =φ + κ =1+ 2 | c |Q
δα 2 δα 2
5γ
+
5γ
(
1 + QLg 2 ) (13)
on change le dimensionnement du transistor M1,
cette valeur demeure la même à condition de Une fois les valeurs optimales de Id et IC qui
maintenir la fréquence de résonance en modifiant correspondent à un NFmin et Gmax sont trouvées, on
les valeurs des inductances. pourra par la suite calculer les autres paramètres du
circuit. La largeur W du transistor M1 en utilisant
l’équation (1), l’inductance Ls en utilisant
l’équation (2) et Lg en utilisant l’équation (4).
Analyse de bruit

Fig. 7 montre le modèle de bruit standard pour un

IV. Résultats de simulation
transistor MOSFET. Le bruit dominant est le bruit
thermique du canal i d2 [7]. La valeur optimale du coefficient d’inversion est
proche du centre de la région modérée IC=1. Fig. 8
montre la simulation de IC en fonction du rapport
id2 = 4 KTγ g d0∆f (8) (6)
gm/Id.
Avec gd0 est la conductance zéro du drain et γ est
le facteur bruit du courant du canal. La deuxième
source de bruit est due à la résistance distribuée Rg
du canal :

R0W
Rg = (9) (7)
3n 2 L

Une autre source de bruit peut être ajoutée en raison

du courant induit de la grille causé par le couplage
capacitif.
Fig 8. Rapport gm/Id en fonction de IC pour W=10µm et
L=0,18µm.
ig2 = 4 KTδg g ∆f (10) (8)
La valeur de IC proche de la valeur fixée à 545 µA
du courant Id et IC=0,9. Le tableau 2 résume les
ω 2 C gs
2
gg = (11) paramètres clés calculés
(9 du LNA
5g d 0
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TABLEAU 2. DIMENSIONNEMENT DU CIRCUIT.

Paramètre valeur
W(M1) 170µm
L(M1,M2) 0.18µm
Lg 11nH
Ls 1nH
Ld 7.5nH
Cd 0.52pF
Cout 1.5pF
Cm 120fF
W(M2) 130µm
Vdd 1V
Vb1 0.482 V Fig. 10. Facteurs de bruits en fonction de la fréquence pour
Vb(M2) 1.2 V différentes valeurs de IC

Le tableau 3 montre les performances simulées du

LNA pour quelques valeurs de IC proche de 1.

TABLEAU 3. VALEURS SIMULEES DE IC AVEC LES VALEURS

CORRESPONDANTES DE Id, Vgs ET gm/Id
IC Vgs(V) Id(µA) gm/Id NF(dB) gain
(dB)
0.60 0.46 360 20.16 1.89 10.7
0.73 0.47 430 19.6 1.66 12.12
0.89 0.48 525 19 1.55 13.35
1 0.49 629 18.5 1.46 14.42 Fig. 11. S11 simulé en fonction de la fréquence.
1.3 0.5 750 17.9 1.4 15.34
Le tableau 4 présente les performances du LNA
Fig. 9 et Fig. 10 montrent les résultats de simulation comparées à des publications récentes pour la
du gain S21 et du facteur de bruit pour les valeurs même technologie CMOS. La formule de calcule
de IC résumées dans le tableau 3. La flèche sur les du facteur de mérite est donné par [12] :
deux graphes indique le sens croissant de Id et IC. Gain[dB] IIP3[mW ]  f 
FOM = 10 log10 (100. . ) + 10 log10  0 
Fig. 11 présente la simulation de S11 pour IC=0.9 (F − 1).Pdc[mW ] Pdc[mW ]  1GHz 
et Id=545 µA. Comme on peut le constater de la
simulation, le niveau d’inversion caractérisé par le TABLEAU 3. COMPARAISON DU LNA.
coefficient d’inversion IC affecte directement le Paramètre Ce travail [9]* [10]* [11] [12]
gain et le facteur de bruit de l’amplificateur. f(GHz) 2.4 1 2.4 2.4 3
NF(dB) 1.52 4.6 5.2 2.8 4.7
Gain(dB) 13.59 13.6 21.4 22.7 9.1
Power(µW) 545 260 630 943 400
S11(dB) -32 -5 -19 -14 -13
S22(dB) -15 - - - -
Vdd(V) 1 1 1 1 0.6
IIP3(dBm) -9.9 7.2 -11 5.14 -11
P1dB(dBm) -18 -0.2 -15 -10 -25
Technologie 0.18 0.18 0.18 0.09 0.13
FOM 34 - - - 28

*mesure avec buffer

Fig. 9. S21 simulés en fonction de la fréquence pour V. Conclusion

différentes valeurs de IC.
Dans cet article, nous avons décrit la conception
d’un amplificateur à faible bruit en technologie
CMOS 0,18 µm sous faible tension d’alimentation
(1V) et très faible consommation fonctionnant
à 2,4 GHz. Le dimensionnement des composants du
LNA est effectué en exploitant la méthode de
coefficient d’inversion. Le fonctionnement en
inversion modérée présente un bon compromis pour
une bonne performance du LNA. Cette méthode
peut être aussi utilisée pour les autres blocs du
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récepteur-émetteur radiofréquence afin de garantir

une optimisation de la consommation sans dégrader
les autres performances.

VI. References
[1] T.-K. Nguyen, C. H. Kim, G. J. Ihm, M. S. Yang, and S.-
G. Lee,“CMOS Low-noise amplifier design
optimization techniques,” IEEE Trans. on Microwave
Theory and Techniques, vol. 52, no. 5, May 2004
[2] H. Lee and S. Mohammadi, “A 3 GHz subthreshold
CMOS low noise amplifier,” in Proc. Radio Freq.
Integrated Circuits (RFIC) Symp., Jun. 2006
[3] M. Tiebout, E. Paparisto, "LNA Design for a Fully
Integrated CMOS Single Chip UMTS Transceiver", 28th
European Solid-State Circuits Conference, 24 – 26
September 2002, Florence, Italy.
[4] W. Zhuo, X. Li, S. Shekhar, S. H. K. Embabi, J. Pineda
de Gyvez, D.J. Allstot, and E. Sanchez-Sinencio, “A
capacitor cross-coupled common-gate low-noise
amplifier,” IEEE Trans. on Circuits and Systems II, vol.
52, no. 12, Dec. 2005.
[5] M.Tiebout and E.Paparisto, “LNA design for a fully
integrated CMOS Single Chip UMTS transceiver”, IEEE
European Solid State Circuits Conference
(ESSCIRC2002), Florence, Italia, Sept.2002, pp. 825-828
[6] David M. Binkley” Tradeoffs and Optimizationin
Analog CMOS Design” University of North Carolina at
Charlotte, USA 2008
[7] D.K. Sheaffer and T. Lee “A 1.5-V, 1.5GHz CMOS Low
Noise Amplifier” IEEE Journal of Solide State Circuit,
Vol.32, May 1997
[8] D. Shaeffer and T. H. Lee, “Corrections to a 1.5-V, 1.5-
GHz CMOS low noise amplifier,” IEEE Journal of Solid-
State Circuits, vol. 40, no. 6, pp.1397–1398, June 2005.
[9] B. G. Perumana, S. Chakraborty, C.-H. Lee, and J.
Laskar, “A fully monolithic 260-µW, 1-GHz
subthreshold low noise amplifier,” IEEE Microwave
and Wireless Components Letters, vol. 15, no. 6, Jun
2005
[10] Aaron V. Do, Chirn Chye Boon, Manh Anh Do, Kiat
SengYeo,and AlperCabuk, « A Subthreshold Low-Noise
Amplifier Optimized for Ultra-Low-Power
Applications in the ISM Band” 286 IEEE Transactions
on Microwave Theory and Technique, vol. 56, no. 2,
February 2008
[11] Ho, D. Mirabbasi, S. “Design Considerations for Sub-
mW RF CMOS Low-Noise Amplifiers” British
Columbia Univ., Vancouver Electrical and Computer
Engineering, 2007.
[12] H. Lee and S. Mohammadi, “A 3 GHz subthreshold
CMOS low noise amplifier,” in Proc. Radio Freq.
Integrated Circuits (RFIC) Symp., Jun.2006.