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Exercices pour la Révision

1. Si les µP80286 et µP80386SX possède tout deux un bus de données externe de 16-bit, c’est quoi donc
la différence entre eux?
2. Un µP 32-bit désigne-t-il un cheminement des données internes ou externes?
3. Est ce qu’un programme écrit pour le µP88/86 peut s’exécuter dans un µP80486?
4. C’est quoi les différences majeures entre un µP88 et un µP86?
5. C’est quoi la deuxième méthodologie pour améliorer la puissance de traitement d’un µP, autre
qu’augmenter la fréquence?
6. C’est quoi les fonctions de BIU et EU?
7. Parmi ces registres, lesquels sont désignés comme généraux, et quels sont les registres que nous ne
pouvons pas diviser en octets:
a- CS b- AX c- DS d- SS e- BX f- DX g- CX h- SI i- DI
8. Parmi ces instructions, lesquelles ne peuvent être codées dans le µP88/86 :
a- MOV AX, 27 b- MOV AL, 97F c- MOV DS, 9BF2 d- MOV CX, 397
e- MOV SI, 9516 f- MOV CS, 3490 g- MOV DS, BX h- MOV BX, CS
i- MOV CH, AX j- MOV AX, 23FB9 k- MOV CS, BH l- MOV AX, DL
9. Si CS=3499H (ensuite 1296H) et IP=2500H (ensuite 100H), trouver:
a- l’adresse logique b- l’adresse physique c- les limites du code segment
10. Si DS=3499H (ensuite 1298H) et Offset=3FB9H (ensuite 7CC8H), trouver:
a- l’adresse physique b- l’adresse logique de la donnée a rechercher (fetch)
c- les limites du segment de données
11. En assumant que l’adresse physique d’une location mémoire est 0046H, suggérer des adresses
logiques possibles?
12. Si une instruction a rechercher est dans l’adresse physique 389F2H et CS=2700H, est ce que la bande
du code segment l’inclut ou pas? Si c’est non, quelle valeur a donner a CS si IP=1282?

R. Beguenane, UQAC, 2002/2003 Systèmes à microprocesseurs

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Exercices pour la Révision

13. La pile est-elle:
a- une section de ROM b- une section de la RAM utilisée pour un stockage temporaire
c- un registre 16-bit dans la CPU d- une mémoire quelconque dans la CPU.
14. Quand une donnée est empilée dans la pile, le pointeur de pile est incrémente ou décrémente? Qu’en
est-il quand la donnée est dépilée?
15. Choisir une réponse correcte:
a- les segments de pile et de code commencent du même point de la mémoire et augmentent vers
le haut.
b- les segments de pile et de code commencent des points opposes de la mémoire et
augmentent vers des sens opposes.
c- Ce n’est pas grave si les deux segments se rencontrent.
16. C’est quoi l’inconvénient d’avoir la pile dans la CPU comme un grand nombre de registres?
17. Si SS=2000H (ensuite 1298H) et SP=4578H (ensuite 7CC8H), trouver:
a- l’adresse physique b- l’adresse logique c- les limites du segment de pile
18. Si SP=24FCH, c’est quoi l’adresse offset de la première location de la pile dans laquelle une donnée
peut être empilée?
19. Assumant que SP=FF2EH, AX=3291H, BX=F43CH, et CX=09, trouver le contenu de la pile et le
pointeur de pile après l’exécution de chacune des instructions: PUSH AX, PUSH BX, PUSH CX.
20. Pour retrouver le contenu original de chaque registre, du problème 19, montrer la séquence
d’instructions à exécuter. C’est quoi le contenu de SP après chaque instruction exécutée?
21. Les registres suivants sont utilisés comme Offset. Assumant que le segment défaut est utilisé pour
obtenir l’adresse logique, donner le registre segment associé avec chaque offset:
a- BP b- DI c- IP d- SI e- SP f- BX

R. Beguenane, UQAC, 2002/2003 Systèmes à microprocesseurs

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Exercices pour la Révision

22. Montrer le registre segment d’écrasement et celui par défaut (s’il n’y a pas eu d’écrasement)
dans chacun des cas suivants:
a- MOV SS:[BX], AX
b- MOV AL, [DI]+BX
c- MOV DX, DS:[BP+6]

23. C’est quoi l’état des CF, PF, AF, ZF, et SF pour les opérations suivantes:
a- MOV BL, 9FH ADD BL, 61H
b- MOV DX, 10FFH INC DX

24. Assumant que les registres ont les valeurs suivantes (en Hex):
CX=1000, DS=2000, SS=3000, SI=4000, DI=5000,
BX=6080, BP=7000, AX=25FF, CX=8791, DX=1299.
Calculer l’adresse physique de la mémoire ou l’opérande est stocke, ainsi que le contenu des locations
mémoires dans chacun des modes d’adressage suivants:
a- MOV [SI], AL b- MOV [SI+BX+8], AH c- MOV [BX], AX
d- MOV [DI+6], BX e- MOV [DI][BX]+28, CX f- MOV [BP][SI]+10, DX
g- MOV [3600], AX h- MOV [BX]+30, DX i- MOV [BP]+200, AX
j- MOV [BP+SI+100], BX k- MOV [SI]+50, AH l- MOV [DI+BP+100], AX

R. Beguenane, UQAC, 2002/2003 Systèmes à microprocesseurs

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Exercices pour la Révision

25. Donner le mode d’adressage de chacune des instructions suivantes:
a- MOV AX, DS b- MOV BX, 5678H c- MOV CX, [3000]
d- MOV AL, CH e- MOV [DI], BX f- MOV AL, [BX]
g- MOV DX, [BP+DI+4] h- MOV CX, DS i- MOV [BP+6], AL
j- MOV AH, [BX+SI+50] k- MOV BL,[SI]+10 l- MOV [BP][SI]+12, AX

26. Montrer le contenu des locations mémoire après l’exécution de chacune des instructions suivantes:

a- MOV BX, 129FH b- MOV DX, 8C63H

MOV [1450], BX MOV [2348], DX
DS:1450 … DS:2348 …
DS:1451 … DS:2349 …

R. Beguenane, UQAC, 2002/2003 Systèmes à microprocesseurs

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Solution
1- Le µP 80386SX a la même architecture interne (32-bits) que le µP 80386DX mais avec un bus de
données à 16-bits et un un bus d’adresses à 24-bits (16Mo de mémoire), c’est à dire même que le µP
80286 qui a une architecture interne de 16-bits. Ce qui rend son prix moins cher, et surtout d’utiliser
les mêmes périphériques associes avec les micro-ordinateurs équipé d’un µP 80286 .
2. Un µP 32-bit désigne un cheminement des données externes.
3. Un programme écrit pour le µP88/86 peut s’exécuter dans un µP80486, mais pas l’inverse.
4. Le µP 8086 a une architecture interne et externe de 16-bit, i.e. tout ses registres sont de 16-bits et un
bus de données également de 16-bits pour transférer des données de/vers la CPU. Son bus de
données externe de 16-bits ne prêtait pas aux périphériques existants en ce moment conçus pour des
µP à 8-bits. En plus du fait que les cartes de circuits imprimés avec un bus de données 16-bits étaient
chères. Intel a conçu le µP8088, qui est le même que le µP8086 au niveau de la programmation (tout
ses registres sont de 16-bits ) aussi avec la même capacité mémoire, 64Ko. Seulement son bus de
données externe est 8-bits au lieu de 16-bits.
5. La deuxième méthodologie pour améliorer la puissance de traitement d’un µP, autre qu’augmenter la
fréquence, est de modifier l’architecture interne du µP, comme augmenter le nombre et la taille des
registres internes, ainsi que l’introduction du concept de pipeline.
6. L’unité BIU accède la mémoire et les périphéries, elle contient les registres segment, le compteur
programme, le buffer de pipeline qui contient les instructions les plus récentes à exécuter. L’unité EU
exécute les instructions précédemment recherchées qui se trouve dans le buffer de la BIU. L’EU
contient l’ALU, le séquenceur et les registres généraux, pointeurs et index. Les deux unités travaillent
concurremment (en parallèle).
7. Les registres généraux sont AX, BX, CX, et DX. Juste ces registres qui peuvent être diviser en octets.
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Solution
8. Ces instructions ne peuvent être codées dans le µP88/86, a cause de :
b- MOV AL, 97F (déplacer une donnée 16-bits dans un registre 8-bits n’est pas permis)
c- MOV DS, 9BF2 (déplacer une donnée immédiate dans DS n’est pas permis)
f- MOV CS, 3490 (déplacer une donnée dans CS n’est pas permis)
i- MOV CH, AX(déplacer le contenu d’un registre 16-bits dans un registre 8-bits n’est pas permis)
j- MOV AX, 23FB9 (déplacer une donnée de plus de 16-bits dans un registre 16-bits n’est pas permis)
k- MOV CS, BH (déplacer une donnée dans CS n’est pas permis, de surcroît une donnée de 8-bits)
l- MOV AX, DL (déplacer le contenu d’un registre 8-bits dans un registre 16-bits n’est pas permis)

9. Si CS=3499H (ensuite 1296H) et IP=2500H (ensuite 100H):

a- les adresses logiques sont: 3499:2500 (1296:0100)
b- les adresses physiques sont: 34990+2500 = 36E90 (12960+0100 = 12A60)
c- Les limites sont 34990:34990+FFFF, soit 34990:4498F (12960: 12960+FFFF = 12960:2295F)

10. Si DS=3499H (ensuite 1298H) et Offset=3FB9H (ensuite 7CC8H):

a- les adresses logiques sont: 3499:3FB9 (1298:7CC8)
b- les adresses physiques sont: 38949 (1A648)
c- Les limites sont 34990:4498F (12980: 12980+FFFF = 12980:2297F).

11. En assumant que l’adresse physique d’une location mémoire est C0046H, des adresses logiques possibles,
sont: BEE10H:1236H, B5479H:ABC6H, ou encore BFF40H:106H.

12. Avec CS=2700H, la limite supérieure ne peut être que 27000+FFFF= 36FFFH. Donc la bande du code
segment n’inclut pas l’adresse physique 389F2H de l’instruction en question. Sinon, la valeur à donner à CS
si IP=1282, est CS=3777H.
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Solution
13. La pile est une section de la RAM utilisée pour un stockage temporaire
14. Quand une donnée est empilée dans la pile, le pointeur de pile est décrémenté. Quand la
donnée est dépilée, le pointeur de pile est incrémenté.
15. les segments de pile et de code commencent des points opposés de la mémoire et
augmentent vers des sens opposés.
16. L’inconvénient d’avoir la pile dans la CPU comme un grand nombre de registres, est le
très grand nombre de transistors que cela prend.
17. Si SS=2000H (ensuite 1298H) et SP=4578H (ensuite 7CC8H):
a- les adresses logiques sont: 2000:4578 (1298:7CC8)
b- les adresses physiques sont: 24578 (1A648)
c- Les limites sont 20000:2FFFF (12980: 12980+FFFF = 12980:2297F).
18. Si SP=24FCH, l’adresse offset de la première location de la pile dans laquelle une donnée
peut être empilée, est 24FC –1, soit 24FB (la prochaine location qui abritera la donnée à
empiler est la valeur actuelle de SP –1 (décrémentation)?
19. Avec SP=FF2EH, AX=3291H, BX=F43CH, et CX=09, contenu de la pile et
le pointeur de pile après l’exécution de chacune des instructions:
PUSH AX, PUSH BX, PUSH CX, sont donnés dans la figure ci-après. SP=FF28H
20. Pour retrouver le contenu original de chaque registre, du problème 19, 09
la séquence d’instructions à exécuter est: SP=FF2AH 00
POP CX, POP BX, POP AX . Le contenu de SP après chaque instruction 3C
SP=FF2CH F4
exécutée, est respectivement: SP=FF2AH, SP=FF2CH, et SP=FF2EH
91
SP=FF2EH 32
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Solution
21. Le registre segment associé avec chaque offset, est:
a- SS pour BP b- DS pour DI c- CS pour IP
d- DS pour SI e- SS pour SP f- DS pour BX

22. Les registres segment d’écrasement et celui par défaut des instructions suivantes sont:
a- MOV SS:[BX], AX ; le registre segment d’écrasement est SS, celui par défaut est DS.
b- MOV AL, [DI]+BX ; le registre segment par défaut est DS.
c- MOV DX, DS:[BP+6] ; le registre segment d’écrasement est DS, celui par défaut est SS.

23. C’est quoi l’état des CF, PF, AF, ZF, et SF pour les opérations suivantes:
a- MOV BL, 9FH ADD BL, 61H ; CF = 1, PF =1 , AF = 1, ZF = 1, et SF = 0
b- MOV DX, 10FFH INC DX ; CF = 0, PF =1 , AF = 1, ZF = 0, et SF = 0

24. Avec ces registres ayant les valeurs suivantes (en Hex):
CX=1000, DS=2000, SS=3000, SI=4000, DI=5000, BX=6080, BP=7000,AX=25FF, CX=8791, DX=1299.

l’adresse physique de la mémoire ou l’opérande est stocké, ainsi que le contenu des locations mémoires
dans chacun des modes d’adressage suivants, sont:

a- MOV [SI], AL ; adresse physique et son contenu sont : (DS:SI) Æ [24000] = FFh

b- MOV [SI+BX+8], AH ; adresse physique et son contenu sont : (DS:SI+BX+8) Æ[2A088] = 25h

c- MOV [BX], AX ; les adresses physiques et leurs contenus sont :

; (DS:BX) Æ [26080] = FFh et [26081] = 25h
d- MOV [DI+6], BX ; les adresses physiques et leurs contenus sont :
; (DS:DI+6) Æ [25006] = 80h et [25007] = 60h
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Solution

e- MOV [DI][BX]+28, CX ; les adresses physiques et leurs contenus sont :

; (DS:DI+BX+28) Æ [2B0A8] = 00h et [2B0A9] = 10h
f- MOV [BP][SI]+10, DX ; les adresses physiques et leurs contenus sont :
; (SS:BP+SI+10) Æ [3B010] = 12h et [3B00F] = 99h
g- MOV [3600], AX ; les adresses physiques et leurs contenus sont :
; (DS:3600) Æ [23600] = FFh et [23601] = 25h
h- MOV [BX]+30, DX ; les adresses physiques et leurs contenus sont :
; (DS:BX+30) Æ [260B0] = 99h et [260B1] = 12h
i- MOV [BP]+200, AX ; les adresses physiques et leurs contenus sont :
; (SS:BP+200) Æ [37200] = 25h et [371FF] = FFh
j- MOV [BP+SI+100], BX ; les adresses physiques et leurs contenus sont :
; (SS:BP+SI+100) Æ [3B100] = 60h et [3B0FF] = 80h
k- MOV [SI]+50, AH ; adresse physique et son contenu sont :
; (DS:SI+50) Æ [24050] = 25h
l- MOV [DI+BP+100], AX ; les adresses physiques et leurs contenus sont :
; (SS:DI+BP+100) Æ [3C100] = FFh et [3C101] = 25h
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Solution
25. Le mode d’adressage de chacune des instructions suivantes, est:
a- MOV AX, DS Æ registre
b- MOV BX, 5678H Æ immédiat
c- MOV CX, [3000] Æ direct
d- MOV AL, CH Æ registre
e- MOV [DI], BX Æ registre indirect
f- MOV AL, [BX] Æ registre indirect
g- MOV DX, [BP+DI+4] Æ base index relatif
h- MOV CX, DS Æ registre
i- MOV [BP+6], AL Æ base relatif
j- MOV AH, [BX+SI+50] Æ base index relatif
k- MOV BL,[SI]+10 Æ index relatif
l- MOV [BP][SI]+12, AX Æ base index relatif

26. Les contenus des locations mémoire après l’exécution de chacune des instructions suivantes, sont:

a- MOV BX, 129FH b- MOV DX, 8C63H

MOV [1450], BX MOV [2348], DX
DS:1450 9F DS:2348 63
DS:1451 12 DS:2349 8C