Transistor FET

BTS ELECTRONIQUE 1ere année 2000-2001
Table des matières

...................................................................................................................................................................................................................... 2
1.STRUCTURES_ SYMBOLES. .......................................................................................................................... 2
N
2. JFET_FONCTIONNEMENT ........................................................................................................................... 2
3. MOSFET_FONCTIONNEMENT .................................................................................................................... 2
U
4. TEC EN REGIME STATIQUE......................................................................................................................... 2
PAR
Table des matières
...................................................................................................................................................................................................................... 2
1.STRUCTURES_ SYMBOLES. .......................................................................................................................... 2
E
2. JFET_FONCTIONNEMENT ........................................................................................................................... 2
IT D EGE
3. MOSFET_FONCTIONNEMENT .................................................................................................................... 3
OPI
4
4. TEC EN REGIME STATIQUE......................................................................................................................... 5
4.1 Courant de grille ................................................................................................................................................................................... 5
4.2 Caractéristique ID=f(VGS) à VDS constant ...................................................................................................................................... 5
4.3 Caractéristiques ID=f(VDS) à VGS constant ..................................................................................................................................... 5
4.4 Valeurs limites absolues ........................................................................................................................................................................ 6
EC
DRO PROT
...................................................................................................................................................................................................................... 6
4.5. Régimes de fonctionnement ................................................................................................................................................................ 6
4.6 TEC EN COMMUTATION ................................................................................................................................................................ 7
4.4 PORTE ANALOGIQUE ...................................................................................................................................................................... 8
4.5 AMPLIFICATION " PETITS SIGNAUX " ...................................................................................................................................... 9
4.5.1. Amplificateur à source commune
9
4.5.1.1. Polarisation automatique ........................................................................................................................................................................................... 9
4.5.1.2. Modèle petits signaux ............................................................................................................................................................................................... 10
4.5.2 Réponse en fréquence
10
ENT
4.5.2.1. Influence des condensateurs de liaison et découplage .......................................................................................................................................... 10

4.5.2.2. Influence des capacités internes ............................................................................................................................................................................... 11
UM
DOC
page 1
LES TRANSISTORS A EFFET DE CHAMP

1.STRUCTURES_ SYMBOLES.
N
Il existe deux familles de transistors à effet de champ (TEC ou FET - Field Effect Transistor) : celle regroupant les FET à jonction ou JFET
(Junction FET), la plus ancienne, et une famille plus récente regroupant les FET à structure métal - oxyde - semiconducteur ou MOSFET
(Metal - Oxyde - Semiconductor FET). Leur fabrication est beaucoup plus simple que celle des transistors bipolaires , ils occupent moins de
place surune puce de silicium (densité jusquà 100 M ) et outre leur role d'amplificateur et d'interrupteur, ils peuvent servir de résistance ou
U
de condensateur. ce qui leur confère des qualités qui les font préférer dans beaucoup d'applications intégrées.
D D D
PAR
ID
IG
G VDS G G
VGS IS
S S S
E
JFET N
IT D EGE MOSFET N à canal préalable MOSFET N à canal induit
OPI
Au sein de chaque famille, on distingue :
§ Pour les JFET : les JFET N et les JFET P.
§ Pour les MOSFET : les MOSFET N et les MOSFET P qui de plus peuvent êtres :_ soit à canal préalable,
Un FET comporte trois électrodes : - la grille G ou porte (gate),

- le drain D,
- la source S. le canal est ouvert
EC
La symbolique employée pour les FET canal P est identique
DRO ROT
flux important d'électrons

mais la flèche du symbole doit être changée de sens. Leur
fonctionnement est similaire à celui des FET canal N à ceci près
que toutes lestensions Vds ,Vgs , etc. doivent être changées de
polarité .
2. JFET_FONCTIONNEMENT
Un transistor JFET comporte une jonction qui doit être normale-
ment bloquée entre Grille et Source (VGS<0 pour JFET canalN). Il
est constitué d'un barreau de silicium aux extremités desquelles sont
P
placés les contacts ohmiques de DRAIN et SOURCE. L'application

d'une tension entre DRAIN et SOURCE fait circuler des électrons zone de charges d'espace
(porteurs majoritaires canal N) dans le sens de la longueur du (pas de charges libres)
barreau. La grille (P) et le canal (N) forment une jonction PN . En fig2a
ENT
l'absence de polarisation entre G et S (VGS =0 , jonction néanmoins

bloquée), le canal formé est très large, un fort courant Id peut
circuler. La résistance du canal peut être très faible (quelques le canal se rétrécit
milliohms) (fig 1a). >0
UM
Lorsqu'on augmente VGS (en valeur négative) exemple VGS =-1V

La zone de charge d'espace s'agrandit et réduit d'autant la largeur du le canal est complétement fermé
canal ; le transistor conduit moins; Id diminue; le transistor présence Id= 0
DOC
une résistance entre D et S plus importante (fig 2 b)
Enfin pour une certaine valeur de Vgs négative dite de pincement

et au delà , le canal n'existe plus Id=0. (fig 2c). Le transistor présente
une résistance très importante (plusieurs dizaines ou centaines de
méghoms)
V GS << 0 fig2 c
page 2
D.BERQUET fev 2001 Transistor_FET.pm6
Pour une valeur donnée de VGS, l'augmentation de Vds montre un courant Id constant. On a donc un dispositif électronique dont le courant de
sortie Id varie (pas proportionnellement) avec la tension de commande. (voir fig 3 et 4)
U N
PAR
E
IT D EGE
fig 4
fig 3
OPI
3. MOSFET_FONCTIONNEMENT
Les transistors MOS (Métal-Oxyde-semiconducteur) sont de 2 types Nmos et Pmos(

il ne sera question ici que de NMOS). Deux régions de type N sont encastrées dans le
substrat (corps) de type P et constituent les électrodes SOURCE (S) et DRAIN (D). La
région où se fomera le canal est recouvert d'une couche de di-oxyde de silicium (SiO2:
EC
DRO PROT
isolant); d'où le nom Métal- Oxyde - Semiconducteur(M.O.S.). La grille est formée de

l'électrode de métal placée sur la couche d'oxyde. En technologie moderne de
fabrication des transistors MOS , on utilise une couche conductrice de polysilicium
pour la grille au lieu de la grille aluminium représentée fig 5a.
On applique une tension VDS entre DRAIN et SOURCE . Le substrat P est en

général relié au potentiel le plus bas du circuit , ici la SOURCE, mais ce n'est pas une
obligation et si cette électrode est disponible. Sur les circuit intégré MOS le substrat
est relié par construction au potentiel le plus bas de la puce (VSS) (attention au fig 5 a
ENT
inversion de polarité d'alimentation). L'objectif est de maintenir toute jonction PN

entre ce substrat P et un élément du circuit dopé N, bloquée. Se crée entre les puits N+ et le substrat, une zone dépourvue de porteurs de charges
libres (qu'elles soient positives ou négatives (zones de charges d'espace). Si la tension entre GRILLE et SOURCE est nulle (VGS=0 ; G relié à S) ,les
zones situées entre les électrodes de grille, de source et le substrat sont électriquement neutres. Aucun électron ne peut s'échapper de la source vers
le drain : ID = 0.
La zone de charge d'espace ne peut que s'agrandir si on augmente VDS (jusqu'à une
certaine limite).
UM
DOC
Si on polarise positivement la GRILLE par rapport au substrat, par effet électros-

tatique, le champ electrique va accumuler des charges négatives (électrons)dans le
substrat, sous la surface vue par la grille, créant un canal (N) de conduction. Ces
éléctrons accélérés par VDS vont circuler dans ce dernier depuis la SOURCE vers le
DRAIN. Ceci correspond à un effondrement (réversible) de la résistivité locale du
substrat. Le composant présente une résistance très faible entre drain et source ( fig 5.b
jusqu'à quelques milli-ohms ). Le courant ID n'est pratiquement limité que par le
circuit extérieur. Plus VGS sera élévé plus le canal sera large et plus Id important.(fig 5.b)
page 3
L'augmentation de Vds provoque une assymétrie de plus en plus importante

entre la source et le drain (charge d'espace accrue autour du drain et va freiner
l'augmentation du courant ID (zone de satuartio en courant ) les électrons du
canal lancées à vive allure arrivent quand même à traverser la couche
dépourvue de charge pour atteindre le DRAIN. La tension VDS à partir de
N
laquelle le courant ID n'augmente plus corresopond à une tension VDSSAT dite de
saturation.
La zone située entre la grille et le canal (lorsqu'il existe) est de très faible
épaisseur ( <2 µm) et est donc très fragile. Cette zone correspond et se comporte
U
come un condensateur (quelques nF à quelques centaines de NF).Un champ
électrique excéssif dans l'isolant risque de le "claquer" entrainant la destruc-
tion du MOS. Des résistances-diodes protègent les entrées GRILLE des
composants empêchant que des charges électrostatiques s'accumulant sur la
PAR
grilleet induisant une augmentation de VGsubstrat qui provoqueraient une
destruction de l'oxyde isolant par claquage (irréversible). Certains composants
discrets où les 4 électrodes D,S,G + Substrat sont disponibles doivent être
impérativement protégés (par un court-circuit qui n'est oté que lorsque les
broches sont reliées (soudées) à un autre circuit guarantissant l'évacuation des fig 5.c
charges statiques.
La caractéristique ID=f(VGS) à VDS constant pour un MOS FET à canal préalable(depleted) ressemble à celle d'un JFET canal N voir fig page
suivante alors que celle d'un MOSFET à canal induit(enhanced) voir fig 5.e
E
La ca ractéristique Id =f(VDS) à Vgs constant ressemble à celle déjà vue pour les JFET ; les caratéristiques sont davantage horizontales La tension
de seuil VGS TH est cette fois positive.
IT D EGE
OPI
EC
DRO ROT
P
ENT
fig 5.d fig 5.e

UM
DOC
page 4
4. TEC EN REGIME STATIQUE

4.1 Courant de grille
La grille est l'électrode de commande du transistor à effet de champ. En régime continu, on peut admettre sans erreur notable que : IG =0
et c'est la tension Vgs qui influe sur le comportement du TEC. Comme le courant de drain est égal au courant de source :Id=Is
Ordres de grandeur : pour un JFET Ig < 10 -9A, pour un MOSFET Ig <10 -15A.
N
4.2 Caractéristique ID=f(VGS) à VDS constant
Pour simplifier, on peut admettre dans un premier temps que le TEC est équivalent à une source de courant, située entre le drain et la
source, dont la valeur est contrôlée par la tension VGS .
U
Relevé de la caractéristique I D=f(VGS) à VDS constant
Pour relever la caractéristique, la tension drain - source est maintenue constante au moyen d'un générateur de f.e.m. suffisamment élevée, de
telle sorte qu'on ait VDStoujours nettement supérieure à VGS . Sur ces caractéristiques on observe que :
PAR
JFET ou MOSFET
à canal préalable ID
ID
IDSS +
E
10mA
E D >> VGS max
IT D EGE MOSFET à
VGS
OPI
canal induit
-3V
Vp 0 V GS fig 6
fig 5
EC
DRO PROT
§ Pour VGS<= VP : I D = 0 le TEC est bloqué. est une tension caractéristique du TEC appelée tension de pincement ou de seuil (notée
VGSOFF ou VTH dans les documentations constructeurs).
2
§ Pour VG > VP : le courant de drain croît avec suivant la loi quadratique : ID= IDSS1−VGS 
 Vp 
est le courant de saturation du TEC, il correspond au courant de drain obtenu à VGS=0 (ou bien VGS= 2.VP , pour un MOSFET à canal induit).
Ordre de grandeur : |VP |=0.5 à 10 V, IDSS qqs mA à qqs 10aines d'ampères
On notera également les différences essentielles suivantes :

§ pour un JFET ou un MOSFET à canal préalable VP < 0, le TEC est conducteur pour VGS=0,
ENT
§ pour un MOSFET à canal induit V P > 0, le TEC est bloqué pour VGS=0 .
La zone hachurée de la figure précédente représente une zone de fonctionnement non conseillée avec un JFET car ce composant ne doit pas
fonctionner à VGS>0.5V sous peine de destruction au delà.
4.3 Caractéristiques ID=f(VDS) à VGS constant

En réalité, le courant de drain ID dépend également de VDS. La figure 7 montre l'influence de VDSsur I D :
ID V D S = V GS − V p
UM
V GS=0,5V
2
 V 
I D = I D SS  1 − GS 
Vp 0V
  10mA
DOC
-1V
VGS -3V
-3V -1V 0V 0 3V VDS
fig 7 Caractéristiques I D= f(VDS) à VGS constant
page 5
§ Pour VDS>= VGS - V p : Les résultats du paragraphe précédents sont applicables, IDest quasiment indépendant de VDS (comme l'était Ic vis
à vis de Vce pour un bipolaire) , le TEC est équivalent à un générateur de
2
courant contrôlé parVGS suivant la loi ID= IDSS1−VGS 
 Vp  ID V GS > 0
VGS = 0
N
§ Pour VDS << VGS - Vp : ID est proportionnel à VDS et le TEC est 1
équivalent,entre drain et source , à une résistance variable dont la valeur pente 1mA
RD S
VGS < 0
RDS = RDSon
U
dépend de VGS :
1−VGS
Vp 100mV
VDS
1
PAR
RDSON est un paramètre du TEC donné par le constructeur. Ce résultat est
pente
R D Son
encore vrai pour VDS légèrement négative.
Fig. 8 : Zone ohmique de la caractéristique
Ordre de grandeur :
RDSON : qqs mΩ pour un MOS de puissance à qqs 100 ainesΩ
E
Le régime de fonctionnement intermédiaire correspondant à est peu utilisé en pratique.
4.4 Valeurs limites absolues
IT D EGE
OPI
§ Limite en courant : _IDMax courant de Drain maximum
§ Limites en tension: _VGSMax Tension grille source maximum(+/- xxVolts)
_V(br)DSS Tension drain source maximum(breakdown)
§ Limite en puissance : _PDMax :La majeure partie de la puissance dissipée par le transistor est due au produit VDS.ID.
_Tmax Cette puissance est limitée par la température maximale admissible par le TEC et par les conditions de
refroidissement du transistor.
EC
DRO ROT
§ Autres caractéristiques constructeurs:

_Idss courant de drain pour Vgs=0.
_RDSON : résistance entre DRAIN et SOURCE mesurée à V GS=0
_C iss, capacité GGS +CGD ( drain et source court-circuités)
_Vgsth tension de seuil ou de pincement.
_Gfs transconductance( ∆ID/∆VGS) en Siemens (ou mhos)
_RthJA,RthJC résistances thermiques.
_Igss courant de grille (ou de fuite) en inverse.
_Ton temps de retard à la mise en conduction ( + Trise)
P
_Toff temps de retard au blocage.(+ Tfall)
4.5. Régimes de fonctionnement

ENT
On distingue différents régimes de fonctionnement comme c'est le cas avec un transistor bipolaire. Considérons le montage à` source commune
de la figure 9 dans lequel la grandeur d'entrée est la tension V GS et les grandeurs de sortie la tension VDS et le courant ID.
Le point de fonctionnement est situé à l'intersection d'une des caractéristiques ID =f(VDS) à VGS=C te et de la droite de charge statique
d'équationID= (E- VDS )/RD.
ID
UM
E
RD S
L
RD
ID
SL
+ VGS =C te
DOC
E
VDS
VGS
B
Fig. 9 : Montage source commune 0 E VDS
Fig. 10 : Droite de charge statique et point de fonctionnement
page 6
Trois cas peuvent se présenter, le régime peut être :
§ Linéaire : le point de fonctionnement se trouve en L dans la portion horizontale des caractéristiques . Le TEC est assimilable à une
source de courant ID contrôlée par VGS, il fonctionne en amplificateur.
§ Saturé : le point de fonctionnement se trouve en S. La tension drain-source a une valeur très réduite et le transistor est assimilable
à une résistance RDS de faible valeur.
§ Bloqué : le point de fonctionnement se trouve en B, sur l'axe des VDS. Le courant ID est quasiment nul et le transistor est assimila
N
ble à un interrupteur ouvert.
4.6 TEC EN COMMUTATION
U
Dans ce paragraphe on s'intéresse plus particulièrement aux MOSFET qui sont de loin les plus utilisés en commutation car ils permettent de
commuter des courants importants en des temps très brefs.
PAR
I D
ID
RG +
IG
E
E
VDS
U(t)
IT D EGE
VGS
OPI
Fig. 11 : Circuit de mesure des temps de commutation
La figure 11 montre une configuration très courante dans laquelle le MOS doit commuter un courant constant I . En réalité il s'agit du courant
EC
DRO PROT
traversant une bobine aux bornes de laquelle on a connecté une diode de roue libre.
La figure 12 montre l'évolution des courants et tensions caractéris-

tiques mesurés en divers points du circuit lors de la mise en U(t)
conduction du transistor (le processus de blocage est similaire). U(t) VGS(t)
Les retards constatés sont essentiellement dus aux charges stoc-
kées entre grille et source d'une part et entre grille et drain d'autre Uo
part. L'accumulation rapide de ces charges lors de la mise en
conduction du MOS implique un courant de pointe élevé pour
charger Cgs, que la source doit être capable de fournir; sa résistance
interne doit donc être faible . VGS(t)
La charge du condensateur vu entre G et S ne ressemble pas à la
ENT
charge d'un circuit RC. Entre t0 et t2 début d'exponentielle (partie

quasi linéaire), puis à partir de t2 jusqu'à t3 le transistor commence
à commuter, la tension VDS chute et vient mettre en parallèle CGD t0 t1 t2 t3 t4
avec C GS la capacité équivalente à charger n'est plus constante. On t
observe un plateau dans l'évolution de V GS puis (de t3 à t4) la valeur
de la capacité étant sensiblement constante la charge de celui-ci peut tr: temps de m ontée
reprendre (avec une constante de temps plus grande; sensiblement VDS (rise tim e)
(CGD +CGS )RG. )
Lorsque le MOS est complètement conducteur
UM
tdr tr
: VDS =RDS I = RDSonI La tension drain - source est très ID
1−U0 VDS devient inférieure à VGS
Vp tdr: temps de retard
à la croissance du courant
réduite ce qui est avantageux par rapport à un transistor bipolaire (delay time)
de puissance équivalente.
t
DOC
Ordres de grandeur : avec un IRF 150, Fig. 12 : Définition des temps de commutation
VGS (TH )= 2 , 8 V , I DSS =11 , 6 A , RDSon =120 m Ω
page 7
4.4 PORTE ANALOGIQUE

Une porte analogique à commande logique est un interrupteur électronique dont l'état, ouvert ou fermé, est commandé par un signal logique
annexe (état " 0 " ou " 1 ").
La figure 13 montre le symbole de la porte logique. C est le signal logique de commande :
§ C=0 : l'interrupteur est ouvert ; il est équivalent à une résistance (entre D et S) Roff ≈10GΩ (interrupteur quasiment idéal),
N
§ C=1 : l'interrupteur est fermé ; il est équivalent à une résistance Ron≈100Ω .
U
C
C X
E/S
E/S E/S E/S
PAR
a) symbole b) schéma équivalent
Fig. 13 : Porte analogique
Le signal interrompu est analogique ; il peut être alternatif dans la mesure où l'interrupteur est bidirectionnel (le courant peut le traverser dans
les deux sens). Enfin cet interrupteur est dit " statique " par opposition aux interrupteurs mécaniques qui utilisent un contact mobile (ces
derniers ont une durée de vie plus courte du fait de l'usure des pièces).
E
La figure 14 montre la structure interne de la porte construite autour de
deux MOS complémentaires à canal induit.
IT D EGE
OPI
C
C 1
Si le circuit est alimenté entre -Vss et +Vdd les signaux et peuvent prendre
T 1, N G
les valeurs :
-Vss pour l'état " 0 ", -VSS

+Vdd pour l'état " 1 ". D S
+VDD
EC
DRO ROT
Le principe de fonctionnement est le suivant :

Ve RU Vs
§ C=0 : On peut faire l'hypothèse que T1 et T2 sont bloqués donc que T 2, P G
Vs=0 . Par conséquent : V GS (T 1 )= V G (T 1 )− V S (T 1 )= − V SS − V s = − V SS
T1 est un MOSFET N à canal induit, sa tension de pincement Vp1 est

positive et : V GS (T 1 )= − V SS < V P 1
Fig. 14: Structure interne de la porte analogique
La figure 15.a montre que dans ce cas T1 est bloqué.
P
Le même raisonnement appliqué à T2 conduit à : VGS(T2 )=VDD >VP2

ENT
ID ID
VGS(T 1) = −VSS VGS(T 2 ) = VDD
Vp1>0 VGS Vp2<0 VGS

UM
a) de T1 b) de T2
Fig. 15 : Caractéristiques de T1 et T2
T2 est également bloqué, l'hypothèse de départ est vérifiée ; l'interrupteur est effectivement ouvert.
§ C=1 : On fait cette fois l'hypothèse que T1et T2 sont passants ; ils présentent donc une faible résistance drain-source et : Vs=Ve
Il s'ensuit que : VGS(T1)=VDD−Vs≈VDD−Ve
DOC
La figure 15 montre que T1 est conducteur tant que VGS(T1)>VP1 pour : Ve <VDD −VP1
De même : VGS(T2 )=−VSS −Vs≈−VSS −Ve
T2 est conducteur tant que VGS(T2 )<VP2 pour : Ve >−VSS +VP2
On déduit que T1 et T2 sont conducteurs pour : −VSS +VP2 <Ve <VDD −VP1
L'hypothèse de départ est alors vérifiée et l'interrupteur est fermé comme prévu.
Remarque
Cette condition limite la dynamique d'entrée (et donc de sortie) de l'interrupteur. Ce paramètre est précisé dans la documentation constructeur
en fonction de la valeur de la tension d'alimentation.
page 8
4.5 AMPLIFICATION " PETITS SIGNAUX "

4.5.1. Amplificateur à source commune
La figure 16 montre le schéma d'un amplificateur petits signaux en source commune construit autour d'un TEC à jonction.
N
RD
U
Cs
ID +
Ce E
IG
PAR
RU Vs (t)
Ve(t) RG RS C
E
Fig. 16 : Amplificateur en source commune
IT D EGE
OPI
Après le régime transitoire qui suit la mise en marche de l'amplificateur les condensateurs
sont chargés et Ve entraîne la variation des tensions et courants du circuit autour des ID va-
leurs de polarisation VGS,ID0,VS0 , etc.
4.5.1.1. Polarisation automatique IDSS
Pour polariser le TEC il faut lui appliquer VGS négative et VDS positive ce qui a priori né-
cessite l'utilisation de deux générateurs. Ce n'est pas tolérable et en pratique on préfère re-
EC
DRO PROT
courir à une polarisation automatique par résistance de source RS.
En régime continu les condensateurs se comportent comme des circuits ouverts,IG =0 ,VG =-
RGIG =0 , (VGS0,ID0) ≈ IDSS /2
VGS=VG −VS =−RS ID<0
et on a effectivement VGS négative (en général RG≈1 à 10MΩ ).
Vp Vp /4 VGS
Le point de polarisation s'obtient en cherchant l'intersection de la caractéristique ID =
f(VGS) du TEC avec la droite d'équation VGS =-RS.ID .
Souvent, on considère que la portion de caractéristique ID = f(VGS ) délimitée par Fig. 17 : Polarisation automatique
Vp 2≤VGS ≤0 est à peu près linéaire et on place le point de repos en son centre. On a alors :
ENT
VGS 0 =V4 I D0 ≈ I DSS RS =− V

p p
ce qui entraîne .
2 2I DSS
Puis on détermine RD de façon a faire passer la droite de charge statique d'équation E - (RD +RS)ID=VDS par le point M soit : E - (RD +RS)IDSS= -VP
En procédant de la sorte on est assuré que le point de fonctionnement de l'amplificateur se trouvera toujours dans la portion horizontale des
caractéristiques même dans le cas le plus défavorable correspondant à V GS =0 et ID = IDSS .
ID
UM
E RD + RS
VGS = 0
I DSS M
DOC
I D 0 = I DSS 2 VGS = V p / 4
VGS = V p / 2
0 -Vp V DS0 E VDS
Fig. 18: Droite de charge statique et point de fonctionnement
Ordres de grandeur : si E =20 V ,V p =− 3 V , I DSS =10 mA → R S =150 Ω , RD ≈1 , 5k Ω

page 9
4.5.1.2. Modèle petits signaux

ig id
Si on applique le petit signal ve à l'entrée de l'amplificateur alors : VGS =VGS 0 + v e g d
Les variations de VGS entraînent celles de ID, VD, Vs et : I D = I D 0 + id
V s=V s0 + v s= v s vgs gmvgs rds

La figure 19 montre le schéma équivalent du TEC pour les variations obtenu par
N
linéarisation des caractéristiques I D = f (VGS ), I D = f (V DS ) , etc.
is
U
Sur ce schéma on note :
s
- gm =−2 IDSS 1−V GS0  la transconductance ou pente du transistor,
Vp  V p 
PAR
Fig. 19 : Modèle différentiel du TEC
- rds= VE la résistance différentielle drain-source.

ID0
La tension VE, est comparable à la tension d'Early d'un transistor
bipolaire, elle caractérise la légère croissance de I D lorsque VDS
augmente.
Comme VE est relativement élevée (>50V) rds peut souvent être
E
négligée par rapport aux autres résistances du circuit de drain. g d
Ordres de grandeur IT D EGE : si
OPI
V p = − 3 V , I DSS =10 mA ,VGS 0 = − 0 , 75 V → g m ≈5 mA /V ,rds >10 k Ω
ve RG vgs RD RU vs
Le schéma de l'amplificateur (le montage au complet) en régime
petits signaux est présenté figure 20. Ce schéma est celui de la figure
gm vgs
16 dans lequel on a remplacé le TEC par son modèle, le générateur E
et les condensateurs chargés sous tension constante par des courts- s
circuits.
EC
DRO ROT
Fig. 20 : Schéma équivalent " petits signaux " de l'amplificateur

On voit que la résistance de polarisation automatique RS n'intervient pas puisqu'elle est court-circuitée par le condensateur de découplage C.
Le taux d'amplification est : A = v = − g m RD RU

s
ve RD + RU
Ordre de grandeur : si gm =5mA /V ,RD = RU =1 ,5 k Ω → A=3, 75
Cette expression est comparable à celle obtenue avec un transistor bipolaire câblé en émetteur commun. Toutefois un TEC apporte un gain en tension
bien inférieur car sa pente est beaucoup plus faible (à courant de polarisation égal).
P
L'intérêt de ce montage est sa résistance d'entrée très élevée, RG, qui permet d'amplifier des signaux véhiculant une puissance très faible comme
par exemple le signal capté par une antenne.
4.5.2 Réponse en fréquence
4.5.2.1. Influence des condensateurs de liaison et découplage
ENT
En basse fréquence il faut intégrer les condensateurs de liaison Ce, Cs et le condensateur de découplage C dans le schéma petits signaux.
Ce Cs
g d
UM
ve RG vgs RD RU vs
gmvgs
RS C
DOC
Fig. 21: Influence des condensateurs de liaison et de découplage
jf f j f f 1+ j f f
v
A= =s A BP 1 2 3
Tout calculs faits on obtient : v e 1+ g m R S + j f +j f +j f
1 f1 1 f2 1 f4
page 10
A dB
avec : ABP = − g m RD RU
R D + RU
20 log A BP
f1= 1 π RG C e f 2= 1 π (R D + RU )C s
2 2 +20dB/dec.
f3= 1 f 4= (1+ gm RS ) f3
2πR C
S
N
+20dB/dec.
Cette fonction de transfert fait apparaître quatre

fréquences de coupure basses.
U
0,16Hz 5,3Hz 106Hz 186Hz
+40dB/dec.
f1 f2 f3 f4 f
Les fréquences f1 et f2 sont dues aux condensateurs de
PAR
liaison placés à l'entrée et à la sortie de l'amplificateur.
L'imperfection du découplage de RS en basse fréquence
introduit les fréquences supplémentaires f3 et f4.
Fig. 21 : Fréquences de coupure basses
Ordres de grandeur : RG =10 M Ω ,C e =100 nF ,C s =C =10 µ F → f1 ≈ 0 , 16 Hz , f2 ≈ 5 , 3 Hz , f3 ≈106 Hz , f4 ≈186 Hz

La figure 21 montre le diagramme de Bode de A pour les basses fréquences.
4.5.2.2. Influence des capacités internes
Pour les hautes fréquences il faut compléter le modèle du TEC en tenant compte de ses capacités internes Cgs et Cgd.
E
Le schéma de l'amplificateur devient celui de la figure 22.
Les condensateurs Ce, Cs et C n'apparaissent plus car ils peuvent être considérés comme des courts-circuits en H.F. D'autre part on doit tenir
IT D EGE
compte de la résistance interne Rg du générateur d'entrée.
OPI
Tant que la fréquence est inférieure à 100MHz environ, l'impédance de Cgd est très supérieure à R' D = RD//RU et on peut utiliser l'approximation
de Miller en plaçant en parallèle sur Cgs la capacité CM =Cgd(1+ gm RD' ) .
Rg C gd
g d
EC
DRO PROT
ve RG vgs RD RU vs
C gs g mvgs
Fig.22 : Montage source commune en H.F.
vs ABP
A= ≈
ENT
On en déduit l'expression du taux d'amplification : ve 1 + j f

f5
Rg
UM
ve RG vgs vs
CM+C gs g mvgs RD'
Fig. 23 : Approximation de Miller

DOC
avec : f5≈
1
2π Rg(CM +Cgs )
Les capacités internes introduisent une fréquence de coupure haute.
Ordre de grandeur : Rg =50Ω,Cgs=2pF,Cgd =1pF → f5≈470MHz
page 11
Remarque:
La fréquence f5 est très élevée et l'approximation de
Miller est assez grossière. L'étude précise du montage A dB
montre en réalité l'existence de deux fréquences de
coupure situées de part et d'autre de f5. 20 log A BP
N
-20dB/dec.
U
470MHz
f5 f
PAR
Tableau récapitulatif:
Fig.24 : Fréquence de coupure haute
E
IT D EGE
OPI
EC
DRO ROT
P
ENT
UM
DOC
page 12
U N
PAR
E
IT D EGE
OPI
EC
DRO PROT
ENT
UM
DOC
page 13
U N
PAR
E
IT D EGE
OPI
EC
DRO ROT
P
ENT
UM
DOC
page 14

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BTS ELECTRONIQUE 1ere année 2000-2001

Table des matières

4.5.2.1. Influence des condensateurs de liaison et découplage .......................................................................................................................................... 10

LES TRANSISTORS A EFFET DE CHAMP

Un FET comporte trois électrodes : - la grille G ou porte (gate),

flux important d'électrons

placés les contacts ohmiques de DRAIN et SOURCE. L'application

l'absence de polarisation entre G et S (VGS =0 , jonction néanmoins

Lorsqu'on augmente VGS (en valeur négative) exemple VGS =-1V

une résistance entre D et S plus importante (fig 2 b)

Enfin pour une certaine valeur de Vgs négative dite de pincement

Les transistors MOS (Métal-Oxyde-semiconducteur) sont de 2 types Nmos et Pmos(

isolant); d'où le nom Métal- Oxyde - Semiconducteur(M.O.S.). La grille est formée de

On applique une tension VDS entre DRAIN et SOURCE . Le substrat P est en

inversion de polarité d'alimentation). L'objectif est de maintenir toute jonction PN

Si on polarise positivement la GRILLE par rapport au substrat, par effet électros-

L'augmentation de Vds provoque une assymétrie de plus en plus importante

fig 5.d fig 5.e

4. TEC EN REGIME STATIQUE

Ordre de grandeur : |VP |=0.5 à 10 V, IDSS qqs mA à qqs 10aines d'ampères

On notera également les différences essentielles suivantes :

4.3 Caractéristiques ID=f(VDS) à VGS constant

fig 7 Caractéristiques I D= f(VDS) à VGS constant

§ Autres caractéristiques constructeurs:

_Toff temps de retard au blocage.(+ Tfall)

4.5. Régimes de fonctionnement

4.6 TEC EN COMMUTATION

La figure 12 montre l'évolution des courants et tensions caractéris-

charge d'un circuit RC. Entre t0 et t2 début d'exponentielle (partie

4.4 PORTE ANALOGIQUE

-Vss pour l'état " 0 ", -VSS

Le principe de fonctionnement est le suivant :

T1 est un MOSFET N à canal induit, sa tension de pincement Vp1 est

Le même raisonnement appliqué à T2 conduit à : VGS(T2 )=VDD >VP2

Vp1>0 VGS Vp2<0 VGS

De même : VGS(T2 )=−VSS −Vs≈−VSS −Ve

T2 est conducteur tant que VGS(T2 )<VP2 pour : Ve >−VSS +VP2

4.5 AMPLIFICATION " PETITS SIGNAUX "

VGS 0 =V4 I D0 ≈ I DSS RS =− V

0 -Vp V DS0 E VDS

Fig. 18: Droite de charge statique et point de fonctionnement

Ordres de grandeur : si E =20 V ,V p =− 3 V , I DSS =10 mA → R S =150 Ω , RD ≈1 , 5k Ω

4.5.1.2. Modèle petits signaux

V s=V s0 + v s= v s vgs gmvgs rds

- rds= VE la résistance différentielle drain-source.

Fig. 20 : Schéma équivalent " petits signaux " de l'amplificateur

Le taux d'amplification est : A = v = − g m RD RU

Fig. 21: Influence des condensateurs de liaison et de découplage

Cette fonction de transfert fait apparaître quatre

Ordres de grandeur : RG =10 M Ω ,C e =100 nF ,C s =C =10 µ F → f1 ≈ 0 , 16 Hz , f2 ≈ 5 , 3 Hz , f3 ≈106 Hz , f4 ≈186 Hz

de Miller en plaçant en parallèle sur Cgs la capacité CM =Cgd(1+ gm RD' ) .

Fig.22 : Montage source commune en H.F.

On en déduit l'expression du taux d'amplification : ve 1 + j f

Fig. 23 : Approximation de Miller

Les capacités internes introduisent une fréquence de coupure haute.

Ordre de grandeur : Rg =50Ω,Cgs=2pF,Cgd =1pF → f5≈470MHz

Fig.24 : Fréquence de coupure haute

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