Faculté Polytechnique

Analog Electonics
Projet

VANDENHENDE Maxime
D ELPIRE Boris
VANDER B EKEN Léo

Sous la direction de : D UALIBE Fortunato

Année académique 2022-2023

Table des matières

1 Introduction 1

2 Rappels théoriques et calculs des paramètres 2

2.1 Calculs des résistances et des courants . . . . . . . . . . . . . . . . . . . . 2
2.2 Dimensionnement du transistor M . . . . . . . . . . . . . . . . . . . . . . 3
2.3 Dimensionnement et polarisation de l’AO . . . . . . . . . . . . . . . . . . . 3

3 Layout : strategy 7
3.1 Analyse du schematic . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 7
3.2 Révision du schematic pour la structure du Layout . . . . . . . . . . . . . 7
3.2.1 Double gate connections . . . . . . . . . . . . . . . . . . . . . . . . 7
3.2.2 Guard rings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 8

4 Layout : Mise en place 9

4.1 Paires différentielles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
4.2 Miroirs de courant . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
4.3 Guard rings . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
4.4 Placement général . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
4.5 Routing . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10
4.6 Vérification du layout . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 10

5 Simulations 12

6 Conclusion 13

A Simulation 14

B Layout et Schématique 15

ii
Chapitre 1

Introduction

Dans le cadre de ce projet, nous allons modéliser et procéder à différentes analyses

sur le comportement d’un chargeur de batterie à courant constant. Ainsi, les risques
d’endommagement dûs à une surintensité de courant seront éviter. Premièrement, nous
allons définir les paramètres des composants et calculer les inconnues. Il est à noter que
la batterie sera composée d’une résistance interne et d’une capcité. De plus, le chargeur
sera formé d’un amplificateur opérationnel avec des transistors NMOS et PMOS. Ensuite,
grâce au logiciel Cadence, nous créerons la vue schematic ainsi que le layout. Après, nous
simulerons notre technologie en considérant plusieurs cas de figures tels que l’utilisation
de résistances idéales, réelles ou encore une variation de Vcc de ±10%

1
Chapitre 2

Rappels théoriques et calculs des

paramètres

Tout d’abord, notre batterie peut être représentée par une grande capacité "C" couplée
en série avec une petite résistance "Rg " qui représente la résistance électrique de l’électrolyte.
Ensuite, tant que la batterie est chargée à sa valeur finale, le courant "I" diminue vers
0 mais le courant initial doit avoir une valeur acceptable pour l’électrolyte. Il faut donc
charger la batterie avec un courant constant et tolérable. Pour ce faire, en assumant que la
batterie est initialement déchargée (Qc = 0), le courant initial vaut : I = Vcc Rg
. Ainsi, notre
système est défini par les valeurs suivantes :
— Batterie :
— tension nominale : 1.2 V
— résistance interne Rg : 1 Ω
— capacité : 30 F
— courant maximal de charge : 10 mA
— temps de chargement : 60 min
— source de tension primaire : Vcc = 3.3 V (DC)
— technologie : LFoundry150
— transistors : NMOS et PMOS de 3.3 V
— amplificateur opérationnel : simple amplificateur opérationnel
— résistances :
— résistances de grande valeur (> 5kΩ) : POLY_H
— résistances de basse valeur : POLY_I ou POLY_It

2.1 Calculs des résistances et des courants

Premièrement, il faut définir l’expression du courant "I" circulant dans la charge du
circuit. Pour ce faire, nous savons que :
R2
Vdiv = VCC · (2.1)
R1 + R2
Vf bk = VCC − I · R3 (2.2)
Cependant, en analysant le circuit, nous avons que Vdiv = Vf bk . Dès lors, on a :
R1
I = VCC · (2.3)
(R1 + R2 ) · R3

2
Et afin de maximiser le rendement, c’est à dire de minimiser toute consommation supplé-
mentaire et inutile, la relation suivante doit être réspectée :
Vcc
IR1 +R2 = << I (2.4)
(R1 + R2 )
En posant IR1 +R2 = 100µA, nous trouvons :
3, 3 V
R1 + R2 = = 33kΩ (2.5)
100µA
Ensuite, afin de garder le transistor M saturé en tout temps, même lorsque la batterie
est totalement déchargée, il faut que :

Voul max + VDSsat M + I · R3 ≤ VCC (2.6)

Ainsi, on peut déterminer la valeur de R3 = 101 mA V

= 100Ω et la valeur des tensions
Vf bk et Vdiv grâce à la relation (2.2). Dès lors, Vf bk = Vdiv = Vcc − I · R3 = 2.3V . Etant
donné la valeur des tensions ci-dessus et les équations (2.1) (2.5), nous trouvons :
R1 + R2 33000
R2 = Vdiv · = 2, 3 · ⇒ R2 = 23kΩ
VCC 3, 3 (2.7)
R1 = 33000 − R2 ⇒ R1 = 10kΩ

2.2 Dimensionnement du transistor M

Afin de dimensionner notre transistor, nous pouvons utiliser la formule suivante car le
transistor travaille en forte inversion :
 
1 W
ID = · µCox · · (Vg − Vth )2 (2.8)
2λ L
Avec :

Vg − Vth = Vov = λ · VDsal = 1, 2 · 0, 7 = 0, 84 V (2.9)

Et donc en isolant (W
L
),
on peut trouver sa valeur. Cependant, en raison de la régulation
par rétroaction, il n’y a pas d’exigence particulière sur l’effet Early sur le transistor M.
Du coup, afin de minimiser la surface active ( W L
), il faut adopter la longueur minimale
autorisée par cette technologie : Lmin = 0.35µ). Dès lors, on trouve :
   
W 2λ · I 2 · 1, 2 · 10000 100µ W
= 2
= 2
≈ ⇒ = 281 (2.10)
L µCox · Vov 121 · 0.84 0, 35µ L

2.3 Dimensionnement et polarisation de l’AO

Nous pouvons montrer que la capacité vue en sortie de l’AO est égale à la mise en série
des deux condencateurs C1 et C2 :

C1 = Cgs + (1 + gmM R3 ) Cgd

C (2.11)
C2 =
k
où
1
— k= i
2
— Cgs = 3
· Cox · WM · LM

3
 — Cgd = Cov · WM
Afin de minimiser le courant délivré par l’AO, il faut choisir un k assez élevé. Fixons-le
donc à k = 10000. Dès lors, on a :
I
Iout = = 1µA
k (2.12)
30
C2 = ⇒ C2 = 3mF
10000
De plus, nous pouvons déterminer Cload et la considérer comme égale à C1 :
C1 · C2
Cload = ≈ C1 = 190f F (2.13)
C1 + C2
Et vu que C1 = Cgs + Cgd · (1 + Av ) avec Av = gm · R3 ⇒ Av ≈ 2
Ensuite, pour éviter des déséquilibres entre les 2 transistors à l’entrée de l’amplificateur,
il est nécessaire que le courant de polarisation (courant biais) soit beaucoup plus élevé que
le courant fourni par l’AO :

I << ID = 10µA (2.14)

Figure 2.1 – Schéma des transistors

De plus, il est aussi possible de minimiser le décalage aléatoire de tension, aussi appelé
offset, à l’entrée de l’AO. En effet, les transisotrs de la paire différentielle doivent travailler
en inversion faible. Prenons donc
gm
= 25V−1 (2.15)
ID
Et selon la courbe caractéristique (cfr. 2.2), le courant normalisé vaut :
ID
In = W

≈ 108 A (2.16)
L
Et la taille du transistor vaut :
 
W ID 10µΛ
= = −8 = 1000; (trop grand) (2.17)
L In 10 Λ
Afin de trouver un juste milieu, il faut polariser M0 et M1 en inversion modérée avec
gm = 14V−1 . Dès lors,
ID
In = W

≈ 106 A (2.18)
L

4
 gm
Figure 2.2 – Courbe caractéristique de iD

La taille du transistor va donc maintenant valoir :

 
W ID 10µA
= = = 10 (2.19)
L M0 ,M1 In 10−6
De plus, pour minimiser l’effet Early de ces transistors, il faut prendre une longueur
L = 1µ ≈ 3Lmin ainsi :
 
W 10µ 5µ
= =2· (2.20)
L M0 ,M1 1µ 1µ
Ensuite, les transistors PMOS M2 et M3 sont en inversion forte. Ainsi, cela permet de
minimiser les erreurs de mismatch (désadaptation) du miroir. Par ailleurs, la tension de
saturation de M2 et M3 doit être compatible avec la tension de sortie nécessaire de sortie
de l’AO afin d’alimenter le transistor M quand la batterie est complètement chargée.

Vout AO = Vg = Vth + VovM + Voul = 0, 6 + 0, 84 + 1, 2 = 2, 65 V (2.21)

Et en prenant VDSsatM = 0, 4 V, le VoutAO maximum autorisé est :
2 ,M3

VCC − VDSsatM = 3, 3 − 0, 4 = 2, 9 V (2.22)

2 ,M3

On observe que cette valeur est supérieur à Vg nécessaire. Dès lors,

gm 2 2 2
= = = ≈ 4, 5V −1 (2.23)
ID VovM2 ,M3 λ · VDSsatM 1, 11 · 0, 4
2 ,M3
gm
De nouveau, d’après les courbes de ID
, le courant normalisé vaut :
ID
In = W

≈ 10−5 A (2.24)
L
Et la taille du transistor :
 
W ID
= =1 (2.25)
L M2 ,M3 In
Comme pour les autres transistors, afin de minimiser l’effet Early de M2 et M3 , il faut
choisir une longueur L = 1µ ≈ 10Lmin . De plus, il faut que ces transistors soient séparés
en deux transistors de taille équivalente pour améliorer l’adaptaion (matching) à l’aide de
transistors DUMMY latéraux :

5
  
W 10 · 0, 35µ 1, 75µ
=1= =2·
L M2 ,M3 3, 5µ 3, 5µ
  (2.26)
W 1, 75µ
=
L dummies 3, 5µ
Pour ce qui est du transistor M4 , il faut considérer le VDS minimum en fonctionnement
normal pour maintenir ce transistor saturé :

VDSsatM ≤ Vdiv − VthM 1 − VovM 1 = 2, 3 − 0, 6 − 0, 18 = 1, 52 V (2.27)

4

Alors, en fixant VDSsatM = 1 V, le tension d’overdrive de M4 vaudra :

4

VovM 4 = λ · VDSsatM = 1, 2V
gm 2
= ≈ 1, 66 V−1
ID VovM 4
ID (2.28)
In = W
≈ 10−4 A
L
 
W ID 1, 6µ
= = 0, 2 =
L M2 ,M3 In 8µ
Enfin, pour réduire la consommation de courant, il est intéressant d’utiliser un miroir
NMOS dont le gain vaut 2. Ainsi, le courant de polarisation Ipol vaut 10µA au lieu de
20µA. Et donc les tailles finales de M4 et M5 valent :
 
W 0, 8µ
=2·
L M4 8µ
  (2.29)
W 0, 8µ
=
L M5 8µ

6
Chapitre 3

Layout : strategy

3.1 Analyse du schematic

Afin d’aboutir à la conception du Layout du chargeur, plusieurs étapes importantes
étaient à réaliser. En effet, le chargeur est composé d’un amplificateur opérationnel, d’une
batterie et d’un transistor M.

3.2 Révision du schematic pour la structure du Layout

Avant de se lancer dans la conception du layout, nous allons réfléchir aux différentes
manières d’optimiser certains paramètres de celui-ci. Pour ce faire, nous allons placer
les composants de manière à optimiser la place prise et par la même occasion le coût
de production. Nous ferons attention aussi à placer les composants en fonctions de leurs
propriétés électriques, pour éviter de faire des connexions trop longues et compliquées et
donc fragiles.
Nous allons donc discuter des différentes stratégies mises en place pour optimiser notre
layout.

3.2.1 Double gate connections

La grille d’un transistor est un élément clé dans le fonctionnement de cet appareil. Elle
permet de contrôler le flux de courant entre la source et le drain en modulant l’intensité
du champ électrique qui traverse le transistor. La grille est généralement fabriquée en
polysilicium, un matériau semiconducteur qui présente une certaine résistance électrique.
Cette résistance peut entraîner une chute de tension sur la grille, ce qui peut affecter le
courant drain-source et la performance du transistor.

Pour contrer ce problème, il est possible d’utiliser une option de double connexion de grille.
Cette solution consiste à utiliser deux grilles plutôt qu’une, ce qui permet de réduire la
résistance électrique et de minimiser la chute de tension. Cependant, cette option nécessite
plus de place sur le substrat et peut rendre le routage plus complexe. En fin de compte, le
choix entre une connexion simple ou double dépend des exigences de performance et de
l’espace disponible sur le substrat

7
Figure 3.1 – Comparaison des portes de connexions : de gauche à droite, aucune connexion
de porte, une connexion en haut, une connexion en bas, double connexion

3.2.2 Guard rings

Le bulk d’un transistor MOS (Metal-Oxide-Semiconductor) est connecté au substrat
ce qui permet de polariser l’appareil et de contrôler son fonctionnement. Les transistors
NMOS (n-channel MOS) sont construits sur un substrat de type p, qui est généralement
connecté à une tension négative, tandis que les transistors PMOS (p-channel MOS) sont
construits sur un substrat de type n, généralement connecté à une tension positive.

Pour assurer une bonne performance et éviter les perturbations dans le substrat, il
est souvent recommandé d’utiliser une technique de layout connue sous le nom de guard
rings. Cette technique consiste à entourer un groupe de transistors qui partagent la même
tension de substrat avec une connexion au bulk par des anneaux de protection. Ces anneaux
créent une zone de déplétion qui forme une barrière qui empêche le bruit de perturber les
transistors et améliore la distribution de la tension du bulk.

Le principal inconvénient de cette technique est qu’elle rend le layout plus complexe,
car elle nécessite un changement de couche métallique pour pouvoir connecter les trois
autres bornes (drain, source et grille) à d’autres composants. Cependant, dans certaines
situations, les guard rings peuvent être très utiles pour améliorer les performances et la
fiabilité d’un circuit intégré.

Implémentation des stratégies sur Cadence. Nous avons donc mis en places
ces deux stratégies. Le "double gate connections" est utilisé pour faciliter le routage des
différents composants et ne repésente que peu d’espace perdu. Le guard ring est utilisé
sur un groupe de transistor ayant la même tension de bulk. Cela nous permet de ne pas
utiliser un Guard ring par transistor et ainsi gagner de la place.

8
Chapitre 4

Layout : Mise en place

Avant la connexion des différents composants, il faut les regrouper selon leurs propriétés
électriques et les positionner dans la zone représentant la puce ou le sous-bloc de la puce.
C’est donc la première étape de la conception physique du layout.

4.1 Paires différentielles

Dans ce premier point, nous allons nous intéresser à la paire différentielle de transistors.
Celle-ci est composée d’un paire symétrique de transistors. Cependant, dans le cas d’un
amplificateur, nous pouvons rompre cette symétrie afin de créer un déséquilibre. Puisque
ce déséquilibre crée un décalage, il est nécessaire de le compenser en apparaillant les
transistors. En d’autres mots, ils doivent avoir la même taille et les mêmes propriétés. Pour
ce qui est de la taille, la condition est respectée car nous utilisons les mêmes paramètres,
même si il existe une légère incertitude à cause du "mismatch". Ce dernier va être minimiser
grâce à la technique du "common-centroïd" se traduisant par le placement symétrique
de 2 transistors de la paire différentielles selon un axe de symétrie. Ainsi, on permet aux
2 transistors de voir la même variation du processus du semi-conducteur. Pour finir, ce
sont les propriétés thermiques, électriques et mécaniques qui doivent être prises en compte,
constituant ainsi l’environnement des transistors.

4.2 Miroirs de courant

Le principe de miroir de courant repose sur le principe de copie, unitaire ou propor-
tionnelle, d’un courant d’entrée d’une branche à une autre du circuit. Dans ce cas-ci, la
symétrie est moins importante. Par contre, il faudra porter de l’importance sur la géométrie.
En effet, si elle n’est pas respectée, des variations de courant peuvent appraitre. De plus, la
tension de grille-source doit aussi être surveillée afin d’être maintenue constante. Dans le
cas contraire, des variations de courant peuvent aussi apparaitre (effet Early). Cependant,
il est possible de neutraliser cela en utilisant des transitors plus longs.
Dans le cas du miroir de courant PMOS, ce sont des transistors "multi-fingers" qui sont
utilisés, permettant une copie unitaire du courant. Cependant, des variations géométriques
locales peuvent apparaitre à cause de contraintes mécaniques. Il est tout de même pos-
sible de régler ce problème grâce à l’utilisation de transistors factices ("dummies") qui
permettent d’apparier les propriétés mécaniques et électriques mais qui ne contribuent
en rien d’un point de vue fonctionnel car leurs ports d’alimentation sont court-circuités.
Ceux-ci sont placés de chaque côté du miroir de courant PMOS.
Ensuite, pour le miroir de courant NMOS, la copie du courant est proportionnelle au
courant d’entrée, générant ainsi le courant de charge pour tout l’amplificateur. Le fonc-
tionnement symétrique n’est pas altéré cette fois-ci car le miroir de courant NMOS charge

9
séparémment chaque branche. Ainsi, le déséquilibre de courant est moins important dans
ce miroir, ne nécessitant donc pas l’utilisation de transistors fictifs. Cependant, le problème
est qu’il faut s’assurer de minimiser la résistance parasite en minimisant la distance entre
les composants (diminuer la longueur des fils métalliques). Nous avons donc placé les 2
transistors de part et d’autre de la diode.

4.3 Guard rings

Une fois que les composants de chaque sous-bloc sont placés, les guard rings peuvent
être créés. Ceux-ci permettent d’empêcher la présence de courant dans des lieux où il
ne devrait pas y en avoir. Le guard ring protège l’essentiel du transistor et peut aussi
minimiser les fuites de courant.

4.4 Placement général

Une fois que tous les sous-blocs des transistors et que tous les composants sont prêts,
nous pouvons passer à leur placement. Pour ce faire, il faut suivre certains objectifs :
minimiser la longueur des fils, minimiser la surface totale de la puce, permettre la séparation
des chemins d’horloge, de contrôle et de donnés si nécessaire et tenir compte d’un éventuel
blindage. Les coûts de production seront donc réduits plus la surface globale sera basse.

4.5 Routing
Lorsque tous les composants ont été placés, ceux-ci vont être connectés entre eux.
Deux routages sont à considérer. Le premier porte le nom de routage interne et consiste à
connecter les composants entre eux. Le second, s’appelant routage externe, consiste en la
connexion des groupes de composants entre eux. Les fils métalliques utilisés provoqueront
des résistances et des capacités parasites à cause de leurs propriétés.

Routage interne
Lors de ce routage, il est important de faire attention à l’espacement entre le bloc et
le guard ring. De plus, les court-circuits seront évités grâce à l’utilisation de différente
couches de métal. Afin de changer de couche métallique, on utilisera des vias. Pour finir,
nous essayerons de préserver le symétrie.

Routage externe
Dans ce cas-ci, l’objectif est de minimiser la longueur et la quantité de fils sur notre
layout afin de réduire au maximum l’apparition de phénomènes parasites. Cependant,
il est impossible de réaliser un montage parfait, c’est pourquoi il faut trouver un juste
milieu. De plus, les groupes de transistors sont placés en fonction des interconnexions et
du potentiel de puit commun (connexion Bulk)

4.6 Vérification du layout

Vérification DRC
DRC signifie "Design Rule Checking". Cela correspond donc à vérifier si la conception
répond aux contraintes géométriques et de densité imposées par la technologie du processus
utilisé pour sa fabrication.

10
Vérification LVS
Ensuite, la vérification LVS signifie "Layout Versus Schematic" qui consiste à vérifier
si notre layout correspond bien au schéma de référence correspondant au niveau des
composants électriques et des connexions.

Vérification PEX
Ce dernier test, signifiant "Parasitic extraction" est le calcul des effets parasites dans
les dispositifs conçus et dans les interconnexions de notre circuit. Ainsi, nos simulations se
rapprochent de la réalité. En effet, il faut tenir compte des résistances parasites obtenues
lors du routage. De plus, des capacités parasites sont aussi créées puisque les fils sont
séparés par un diélectrique.

11
Chapitre 5

Simulations

Maintenant que le circuit a été complètement dimensionné, il est possible de s’attarder

sur certaines simulations notamment vérifier les valeurs de tension de sortie et du courant
traversant la capacité. Une comparaison "théorie-simulation" entre les valeurs des grandeurs
précédemment cités est dès lors réalisable. Ce dernier est repris à 5. Les graphiques des
composantes de Vout et Icapa , sur lesquels il est possible de relever les valeurs ci-dessous, se
trouvent à l’annexe A, figure A.1.

Calculs Théoriques Simulations

Vout [V] 1.2 1.2167
Icapa [µA] 10 9.9
tsimu [s] 3600 3600

L’efficacité du circuit implenté est donnée par la relation suivante :

1 2
EC · C · Vout 0.5 · 30 · 1.21672
η= = 2 = ≈ 18.9% (5.1)
EVcc VCC · I · t 3.3 · 0.0099 · 3600

Ce qui est assez médiocre.

De façon plus générale, nous remarquons en Annex A.1 que la simulation à Vcc a une
plus haute intensité de courant de démarrage pour ensuite se stabiliser à 10mA avec le
temps jusqu’à un certain moment où celle-ci diminue quelque peu avec le temps. Tandis
que la simulation en Annex A.2 à valeur de Vcc = Vcc − 10% démarre avec son intensité de
régime à 9mA et diminue avec le temps plus que pour le cas précédent par exemple visible
à 3800s.
Il est à noter que pour ces simulations ont été implémentées sous résistances idéalisées. Ce
qui explique en partie l’extrême étroitesse entre les simulations et les résultats théoriques.
En tenant compte d’une vision plus réaliste des résistances, les valeurs simulées tendraient
à s’écarter des valeurs théoriques. Cela s’expliquant par le fait que l’on tient compte de
l’impédance "parasite" de la résistance. En effet, dans une résistance réelle, des capacités et
inductances parasites sont présentes. Ces dernières tendent à dissiper davantage d’énergie
lors du passage du courant/tension en leur sein, et ce notamment du fait de leur non
linéarité.

12
Chapitre 6

Conclusion

Lors de ce projet, nous avons fait le design d’un chargeur de batterie à courant constant.
Pour ce faire, il a fallu tout d’abord caractériser les courants et résistances nécessaires du
circuit. Nous avons ensuite calculé les tailles des transistors suivant la méthodologie gm /Id .
Après avoir calculé toutes les spécifications nécessaires, le circuit en opération normale a été
simulé en utilisant le logiciel Cadence Spectre pour en déterminer l’efficacité. Nous avons
ensuite procédé à l’agencement du circuit en utilisant une technologie CMOS de 150 nm
avec l’aide de Cadence Virtuoso, en effectuant des placements locaux et globaux, en créant
des Guard Ring, en réalisant le routage interne et en vérifiant le tout à l’aide de DRC.
Lorsque le DRC était correct pour tous les placements, nous avons fait les simulations
pour une tension normale et pour une variation de ±10% sur les performances du circuit.

13
Annexe A

Simulation

Figure A.1 – Simulation à Vcc = 3.3V ; Icapa = 10µA ; tsimu = 4200s

Figure A.2 – Simulation à Vcc = 3.3V - 10% ; Icapa = 10µA ; tsimu = 4200s

14
Annexe B

Layout et Schématique

Figure B.1 – Vue Layout du chargeur

Figure B.2 – Vue schématique du chargeur

15