Etablissement 

: ISET-Charguia Département : Technologies de l’Informatique

Matière : Architecture des ordinateurs Année Universitaire : 2018- 2019 (Semestre1)

TD n° 3 : Amélioration de l’architecture de base d’un microprocesseur

Exercice 1 :
On considère que l’exécution séquentielle de 3 instructions s’effectue, selon le modèle classique,
conformément au schéma suivant, tel que chaque cycle machine a une durée de 2 ns (nano
secondes).

Figure1: Exécution de 3 instructions selon le modèle classique

On désire exécuter ces 3 instructions en pipeline

1) Quel est le nombre d’étages de ce pipeline ?
2) Tracez, sur la feuille fournie en annexe, le schéma d’exécution de ces 3 instructions en
pipeline.
3) Déterminez le gain en performance obtenu par le pipeline pour l’exécution de ces 3
instructions
4) Pour le même nombre de cycles machine nécessaire pour exécuter 3 instructions
séquentiellement selon le modèle classique, combien d’instructions en pipeline auraient-
elles pu être exécutées ?

Exercice 2 :
Soit un microprocesseur qui possède un pipeline de 5 étages c.à.d il décompose l'exécution de
l'instruction en 5 étapes (A, B, C, D, E).

1) Tracer le diagramme d'exécution correspondant à l'exécution de 4 instructions

2) A partir de quel cycle d'horloge le microprocesseur travaille en plein régime?

3) Si on n'applique pas le pipeline, à quel cycle d'horloge sera terminée l'instruction N°2 ?

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4) Quel est le gain de performance obtenu par le pipeline pour exécuter deux instructions?