2022-2023

ARCHITECTURE DES ORDINATEURS – Licence 1 TWIN

Fiche De Travaux Dirigés- série n°2

IMPORTANT : Cette série de TD comporte huit (9) exercices à préparer à la maison (i.e. à faire
obligatoirement par chaque étudiant) ; un contrôle, suivi de sanctions pour tous ceux qui ne les auront pas faits,
sera systématiquement effectué à chacune des séances. Aucune excuse ne sera ni acceptée, ni tolérée.

Exercice 1 : mémoire et bus

Soit un ordinateur dont les mots mémoires sont composés de 32 bits. Cet ordinateur dispose de 4Mo de
mémoire.
1. Un entier étant codé sur un mot, combien de mot cet ordinateur peut-il mémoriser simultanément ?
2. Combien fils, le bus d’adresse devra-t-il comporter pour adresser toutes les cases mémoires ?

Exercice 2 : capacité d’une mémoire

Soit la mémoire suivante dans laquelle chaque caractère s’écrit suivant la largeur (de la mémoire).

1- Quel est le format des données ?

2- En déduire la capacité en Mo et en Go de la mémoire
?
Soit la phrase suivante : Le professeur d’architecture
d’ordinateur est rentré en classe.

3- Combien de lettres et caractères contient cette

phrase ?
4- Combien de cellules mémoires faut-il pour
enregistrer cette phrase ?
5- Quelle taille mémoire en ko qu’occupe cette phrase
dans la mémoire ?

Exercice 3 : performance de bus

Le bus de données (ou bus processeur – FSB) du processeur Intel 8086, fonctionnant à une fréquence de 10
MHz, nécessite 4 cycles d’horloge pour lire un mot mémoire.
1) Est-ce un bus synchrone ou asynchrone ? justifiez votre réponse.
2) Déterminer en million d’instruction par seconde, la capacité de ce bus
3) La taille d'un mot mémoire étant de 16 bits, calculer la bande passante de ce bus en bits/s et en octets/s.

Exercice 4 : Performance d’un microprocesseur

Pour mesurer les performances des µPRO on définit le CPI et le MIPS.

1- Donner la signification et la définition des sigles suivants CPI et de MIPS.
2- Donner la formule reliant les deux paramètres.
3- Donner la fréquence d’un processeur dont le MIPS = 500 et le CPI = 5.
4- Proposer deux solutions pour améliorer la performance des ordinateurs.

Exercice 5 : la carte mère

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Sur la carte mère d’un certain ordinateur, on trouve :
o Un processeur 8 bits, ce qui implique que la mémoire est adressée octet par octet, et que le processeur
peut lire et écrire des mots de 8 bits en mémoire centrale ;
o Un bus système, dont le bus d’adresses est d’une largeur de 24 bits ;
o Un certain nombre de circuits mémoire 8 bits, chacun d’une capacité de 512Ko.
1) Quelle est la largeur, en nombre de bits, du bus de données ?
2) En supposant que le bus d’adresses ne sert à adresser que la mémoire centrale de l’ordinateur, combien
de circuits mémoire sont présents sur la carte mère ?

Exercice 6 : bande passante

On souhaite lire un film se trouvant sur un disque dur, connecté à l’ordinateur via un bus USB1.1. Le film est
non-compressé, et constitué d’une succession d’images de 1024 *768 pixels en 256 couleurs. On suppose que
le défilement des images se fait en 24 images par seconde. Une liaison USB1.1 permet le transfert de données
bit par bit à la fréquence de 12 MHz.
1. Quelle est la taille en octets d’une image du film ?
2. Quel est le débit (en Mo/s) requis pour le transfert du film du disque dur à la mémoire vidéo ?
3. Quelle est la bande passante en Mo/s du bus USB1.1 envisagé pour la lecture du film ?

Exercice 7 : jeu d’instruction

On se place sur un processeur hypothétique, qui accède à une mémoire centrale dans laquelle la taille d’une
Case mémoire est de 2 octets. Ce processeur dispose des registres suivants :
o IR, le registre d’instruction ;
o PC, le compteur de programme ;
o A (comme accumulateur), un registre temporaire pour le stockage du résultat des opérations.
Les instructions sont codées sur 2 octets comme suit :

15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Opcode Adresse

On détaille les instructions suivantes :

Mnémonique Opcode Opération réalisée

LOAD (0001)2 (1)H Charger le mot dont l’adresse est donnée dans A
STORE (0010)2 (2)H Stocker le mot contenu dans A à l’adresse donnée
ADD (0101)2 (5)H Ajouter l’entier naturel à l’adresse donnée à A.

On rappelle que le jeu d’instruction est le nombre d’instructions (mnémoniques) pouvant être utilisées pour
programmer un microprocesseur.
1) Quel est en bits le format des instructions ?
2) Sur combien de bits est codé le code opératoire ainsi que le champ opérande ?
3) Combien d’instructions, suivant le codage indiqué ci-dessus, peut compter le jeu d’instruction ?
4) Quel est le nombre maximal d’adresses auxquelles une telle instruction peut faire référence ?
5) On considère le morceau de programme suivant, écrit en « langage d’assemblage » :

LOAD (130) H
ADD (131) H
STORE (133) H

a) Expliquer chaque ligne du programme

b) Que fait- il ?

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 EXERCICE 8 : traitement d’une instruction en mémoire (5 pts)

La mémoire centrale (RAM) d’une machine contient 64 mots mémoire et peut exécuter 13 opérations
(arithmétiques et logiques).
1. Le traitement d’une instruction peut être décomposé en trois phases. Expliquer la phase de recherche
de l’instruction à traiter.
2. Donner la taille (en bit) du compteur ordinal (CO)
Une instruction est codée comme suit :

Instruction
Code opération Adresse1, adresse2, adresse3

3. Que représente le code opération ? donner sa taille (en bit)

4. En déduire la taille minimale (en bits) du registre instruction (RI)
Si la taille de cette RAM est de 192 octets,
5. Donner la taille réelle (en octet) du registre instruction (RI).

EXERCICE 8 : Architecture pipeline de DAVID PATTERSON

Définition : Un pipeline (chaîne de traitement), dans la microarchitecture d'un processeur, est l'élément
dans lequel l'exécution des instructions est découpée en étages. Avec un pipeline, le processeur peut
commencer à exécuter une nouvelle instruction sans attendre que la précédente soit terminée. Chacune de ces
étapes est réalisée dans un circuit séparé des autres. Le circuit qui permet d'effectuer une étape s’appelle un
étage de pipeline. Le nombre total d'étapes nécessaires pour effectuer une instruction (et donc le nombre
d'étages du pipeline) est appelé la profondeur du pipeline.

Plan d'un pipeline générique à trois étapes ou séquençage des instructions

Il existe plusieurs types de pipeline dont le plus utilisé est celui de DAVID PATTERSON, inventeur des
processeurs RISC et du concept de pipeline. Avec ce pipeline, 5 étapes sont nécessaires pour accomplir une
instruction :
1. IF (Instruction Fetch) charge l'instruction à exécuter dans le pipeline.
2. ID (Instruction Decode) décode l'instruction et adresse les registres.
3. EX (Execute) exécute l'instruction (par la ou les unités arithmétiques et logiques).
4. MEM (Memory), dénote un transfert depuis un registre vers la mémoire dans le cas d'une instruction du
type STORE (accès en écriture) et de la mémoire vers un registre dans le cas d'un LOAD (accès en lecture).
5. WB (Write Back) stocke le résultat dans un registre.
La source peut être la mémoire ou bien un registre
(Source WIKIPEDIA)

Problème : nous voulons traiter 3 instructions en supposant que chaque étape met 1 cycle d'horloge pour
s’exécuter.

Questions

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1- Quelle est la profondeur du pipeline de DAVID PATTERSON ?
2- Donner le séquençage des instructions dans une architecture sans pipeline ? En déduire le nombre de
coups d’horloge pour exécuter ces 3 instructions.
3- Donner le plan d'un pipeline de DAVID PATTERSON pour ces 3 instructions ? En déduire le nombre
de coups d’horloge pour exécuter ces 3 instructions.
4- A partir de quel instant tous les étages du pipeline de DAVID PATTERSON sont utilisés ?
Généraliser à un pipeline de DAVID PATTERSON de profondeur n ayant un grand nombre
d’instructions à exécuter. Nombre d’instructions supérieur à la profondeur.
5- Conclure

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