Correction de l’examen en Architecture des Ordinateurs 2021-2022

Exercice 1 : 3.5 Pts = (14*0.25)

1. Afin d’améliorer les performances d’un micro-processeur, on peut :
a. Augmenter nombre des bus internes et le nombre de registres.
b. Diminuer la vitesse des microprocesseurs en augmentant leur fréquence.
c. Paralléliser l’exécution des instructions.
d. bénéficier d’un parallélisme au niveau des processeurs.

2. Lors d’une exécution en mode pipeline, si une instruction de branchement est exécutée
en modifiant le compteur ordinal, on appelle ce type de problème :
a. Aléa structurel
b. Aléa de contrôle
c. Aléa de données

3. Un processeur doté d’une architecture CISC :

a. Admet un format d’instruction variable.
b. A un compilateur simple.
c. Admet des instructions complexes prenant plusieurs cycles machines.
d. Utilise peu de modes d’adressage.

4. Lors du cycle d’exécution d’une instruction, le compteur ordinal se positionne sur

l’adresse de la prochaine instruction à exécuter :
a. A la fin de la recherche d’instruction.
b. A la fin du décodage de l’instruction.
c. A la fin de l’exécution de l’instruction.
d. Avant l’exécution de l’instruction.

5. Dans les architectures multi-cœurs actuelles, comment sont les mémoires cache niveau
1 (L1) et niveau 3 (L3) :
a. L1 est partagée et L3 est dédiée
b. L1 est dédiée et L3 est partagée
c. L1 est dédiée et L3 est dédiée
d. L1 est partagée et L3 est partagée

6. Soit un processeur de fréquence 2.6 GHz où, en moyenne, l’exécution des instructions
nécessite 20 cycles machine. Quelle est la puissance de ce microprocesseur ?
a. 520
b. 0.13
c. 52
d. 130
e. 7.69

7. Dans un mode d’exécution en pipeline :

a. Le débit d’exécution des instructions est réduit.
b. Le temps d’exécution d’une instruction n’est pas réduit
c. Le débit d’exécution des instructions est considérablement augmenté.
d. Le temps d’exécution d’une instruction est réduit.
 8. Le pipelining consiste à :
a. Segmenter une opération en séquentiel.
b. Segmenter une opération en une séquence d’actions plus simples.
c. Segmenter une opération en une séquence d’actions plus complexes.

Exercice 2 : 5.5 Pts

Partie 1 :
1) Quel est la durée d’exécution (nombre de cycles machine) de 3 instructions en exécution
séquentielle ? (0.5 pt)
NbCycles = nb d’étapes * nb d’instructions 0.25 = 7 * 3 = 21 0.25
2) Si cette machine fonctionne en mode pipeline, quel est le nombre d’étages de ce pipeline?
Le nombre d’étages correspond au nombre d’étapes du pipeline = 7 (0.25 pt)
3) Représenter l’exécution de 3 instructions en mode pipeline (Vous pouvez noter les étages du
pipeline avec des lettres de l’alphabet : A, B, C, …) (1.5 pt)

4) Calculer le gain en performance pour l’exécution de 3 instructions (1 pt)

Gain = k* n / k+ n -1 0.25= 7* 3 / 7+ 3-1 0.25=21/9 =2.33 (0.5)
Pour améliorer les performances de la machine, nous avons remplacé le microprocesseur par un
microprocesseur Dual core
Partie 2 :
1) Quelle est la durée d’exécution de 14 instructions indépendantes les unes des autres en mode
pipeline de 6 étages ? (1 pt)
Comme les instructions sont indépendantes les unes des autres, chaque core pourra exécuter la
moitié des instructions soit 14/2 =7 0.25
Durée d’exécution = nombre d’étages + nombre d’instructions en // -10.25= 7+7-1= 13 0.5
2) Quel est le gain de performance de la machine Dual Core pour l’exécution de ces 14
instructions telles que décrites en pipeline par rapport à leur exécution en séquentiel (0.75 pt)
Gain = k* nb instructions en parallèle / k+ nb instructions en parallèle -1 0.25= 6*7 /6+7-1
=42/12 = 3.5 0.5

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On suppose, maintenant, que les 14 instructions sont liées les unes aux autres de sorte que
chaque instruction ne peut s’exécuter qu’une fois celle d’avant terminée.
3) Est-ce que le temps d’exécution d’une machine Dual Core serait pareil ? Expliquer. (0.5 pt)
Non, si les instructions s’exécutent les unes après les autres, avoir un Dual Core ne diminuerait
pas forcément le temps d’exécution car on ne pourra pas répartir les instructions sur chaque core.

Problème : 11 pts
Partie 1 : (4.5 points)
1) Quelle est la taille de l’instruction ?
D’après le format de l’instruction I1 donné, taille instruction= 32 bits (0.25)

2) Sur combien de mots mémoire s’écrit une instruction ?

Taille instruction = 32 bits  une inscription s’écrit sur 4 mots mémoire (0.25)

3) Quelle est la taille du code instruction ?

Taille code instruction = 6 bits (0.5)car d’après l’annexe, chaque instruction s’écrit sur 6 bits

4) Quelle est la taille du code opérande ? (0.5 pt)

Taille code opérande = taille instruction – taille code instruction (0.25) = 32 -16 = 26 bits (0.25)

5) Par combien d’instructions est formé le jeu d’instructions au maximum? (0.5 pt)
Nb instructions = 2code instructions 0.25 = 26 = 64 0.25

6) De quelle opération il s’agit (donner la mnémonique correspondante) ? (0.25 pt)

MOV

7) Quel est le mode d’adressage de l’instruction I1? (0.25 pt)

immédiat

8) Donner l’équivalent de l’instruction I1 en langage assembleur du microprocesseur tel que

défini (0.75 pt)
MOV ZZ, 12 0.25 s’il y a une petite faute

9) Quel est le contenu du registre d’instruction? (0.25 pt)

RI contient l’instruction en cours  I1 : 1100 1111 1111 0000 0000 0000 0000 1100 accepté
s’il dit que c’est I1 sans donner l’équivalent binaire

10) Quel est le contenu du registre d’adresse en hexadécimal? (0.25 pt)

A cette étape, c’est encore l’adresse de l’instruction en cours : B3CA0

11) Quel est le contenu du compteur Ordinal en hexadécimal? (0.25 pt)

A cette étape, c’est encore l’adresse de l’instruction en cours : B3CA0

12) Quel est le contenu de l’accumulateur en binaire? (0.5 pt)

Le contenu de l’accumulateur n’a pas encore changé 1100 0000 1001 0000 1010 1111 0000 0000

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Partie 2 : (2 points)
On considère que l’instruction I1 a été exécutée et que le microprocesseur est, maintenant, dans
la phase d’exécution de l’instruction I2 située à l’adresse B3CA4. L’instruction peut être décrite
en assembleur comme suit : INF KK, LL
1) Quel est le mode d’adressage de l’instruction I2 ? (0.25 pt)
registre
2) Donner l’équivalent binaire de l’instruction I2 (1 pt) tout ou rien
0001 1110 0011 0000 0000 0000 0000 1100
3) Quel est le contenu du registre d’instruction ? (0.25 pt)
RI contient l’instruction en cours d’exécution qui est I2 : 0001 1110 0011 0000 0000 0000 0000
1100
4) Quel est le contenu du Compteur Ordinal ? Justifier (0.5 pt)
Le compteur ordinal contient l’adresse de la prochaine instruction qui est @I3 = @I2+4 : 0.25
B3CA8 0.25
Partie 3: (2.5 points)
Nous sommes actuellement à la phase de recherche de l’instruction I3 placée à l’adresse B3CA8
dont le code est:
1101 1100 0110 1100 0000 1010 0001 0010
1) Donner l’équivalent de l’instruction I3 en langage assembleur du microprocesseur tel que
défini
CUB SS, [C0A12] (1.5 pt) 0.5 s’il y a une petite erreur
2) Quel est le contenu du registre d’adresse en hexadécimal ?
RA contient l’adresse de I3 = B3CA8 (0.25 pt)
3) Quel est le contenu du compteur ordinal en hexadécimal ?
CO contient l’adresse de I3 = B3CA8 (0.25 pt)
4) Quel est le contenu de l’accumulateur en binaire ?
ZZ contient le dernier résultat enregistré qui est celui de l’exécution de I1 c’est-à-dire 12 :
0000 0000 0000 0000 0000 0000 0000 1100 (0.5 pt)

Partie 4: (2 points)

On suppose que l’exécution de l’instruction I3 est terminée.

Quel est le contenu des différents registres tenant compte de l’exécution successive des
instructions I1, I2 et I3 ?
KK= 0000 1100 0000 0000 0001 0011 0111 1111 (0.5 pt)
LL = 0000 1100 0000 0000 0001 0011 0111 1111 (0.25 pt)
NN = 1000 0000 0000 0000 0000 0000 0000 1111 (0.25 pt)
SS = 0000 0000 0000 0000 0000 0000 0000 0010 (0.5 pt)
ZZ = 0000 0000 0000 0000 0000 0000 0000 1100 (0.5 pt)

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