EXAMEN FINAL

Département TI Date 14/01/22

Matière ARCHITECTURE DES ORDINATEURS Durée 01h30
Enseignantes R.BELLAZREG, A.GHACHEM, I. KAROUIA & A.TRIKI Doc. Autorisés NON
Calculat. Autorisée NON
Classes TI 101, 102, 103, 104, 105, 106, 107, 108 Nombre de pages 8+annexe

Nom :………………………………… Prénom : ……………………….……

CIN :……………………………………….……… Classe : TI……

Matière : ARCHITECTURE DES ORDINATEURS

Classes : TI 101, 102, 103, 104, 105, 106, 107, 108

Date : 14/01/2022

Exercice 1 3.5 Pts

Encerclez la ou les bonnes réponses

1. Afin d’améliorer les performances d’un micro-processeur, on peut :

a. Augmenter nombre des bus internes et le nombre de registres.
b. Diminuer la vitesse des microprocesseurs en augmentant leur fréquence.
c. Paralléliser l’exécution des instructions.
d. bénéficier d’un parallélisme au niveau des processeurs.

2. Lors d’une exécution en mode pipeline, si une instruction de branchement est exécutée
en modifiant le compteur ordinal, on appelle ce type de problème :
a. Aléa structurel
b. Aléa de contrôle
c. Aléa de données

3. Un processeur doté d’une architecture CISC :

a. Admet un format d’instruction variable.
b. A un compilateur simple.
c. Admet des instructions complexes prenant plusieurs cycles machines.
d. Utilise peu de modes d’adressage.

4. Lors du cycle d’exécution d’une instruction, le compteur ordinal se positionne sur

l’adresse de la prochaine instruction à exécuter :
a. A la fin de la recherche d’instruction.
b. A la fin du décodage de l’instruction.
c. A la fin de l’exécution de l’instruction.
d. Avant l’exécution de l’instruction.

5. Le pipelining consiste à :
a. Segmenter une opération en séquentiel.
b. Segmenter une opération en une séquence d’actions plus simples.
c. Segmenter une opération en une séquence d’actions plus complexes.

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 6. Dans les architectures multi-cœurs actuelles, comment sont les mémoires cache niveau
1 (L1) et niveau 3 (L3) :
a. L1 est partagée et L3 est dédiée
b. L1 est dédiée et L3 est partagée
c. L1 est dédiée et L3 est dédiée
d. L1 est partagée et L3 est partagée

7. Soit un processeur de fréquence 2.6 GHz où, en moyenne, l’exécution des instructions
nécessite 20 cycles machine. Quelle est la puissance de ce microprocesseur ?
a. 520
b. 0.13
c. 52
d. 130
e. 7.69

8. Dans un mode d’exécution en pipeline :

a. Le débit d’exécution des instructions est réduit.
b. Le temps d’exécution d’une instruction n’est pas réduit
c. Le débit d’exécution des instructions est considérablement augmenté.
d. Le temps d’exécution d’une instruction est réduit.

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Exercice 2 5.5 Pts

Partie 1 :
On considère une machine composée d’un processeur ayant un seul coeur. Chaque instruction est
décomposée en sept (07) étapes. Chaque étape occupe un seul cycle machine.
En justifiant votre réponse.
1) Quel est la durée d’exécution (nombre de cycles machine) de 3 instructions en exécution séquentielle ?
……..………………………………………………………………………………..…………...............
……..………………………………………………………………………………..…………...............
2) Si cette machine fonctionne en mode pipeline, quel est le nombre d’étages de ce pipeline?
……..………………………………………………………………………………..…………...............
3) Représenter l’exécution de 3 instructions en mode pipeline (Vous pouvez noter les étages du pipeline
avec des lettres de l’alphabet : A, B, C, …)

4) Calculer le gain en performance pour l’exécution de 3 instructions

……..………………………………………………………………………………..…………...............
……..………………………………………………………………………………..…………...............

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Partie 2 :
Pour améliorer les performances de la machine, nous avons remplacé le microprocesseur par un
microprocesseur Dual core.
1) Quelle est la durée d’exécution de 14 instructions indépendantes les unes des autres en mode pipeline
de 6 étages ?
……..………………………………………………………………………………..…………...............
……..………………………………………………………………………………..…………...............
……..………………………………………………………………………………..…………...............
2) Quel est le gain de performance de la machine Dual Core pour l’exécution de ces 14 instructions
telles que décrites en pipeline par rapport à leur exécution en séquentiel
……..………………………………………………………………………………..…………...............
……..………………………………………………………………………………..…………...............
On suppose, maintenant, que les 14 instructions sont liées les unes aux autres de sorte que chaque
instruction ne peut s’exécuter qu’une fois celle d’avant terminée.
3) Est-ce que le temps d’exécution d’une machine Dual Core serait pareil ? Expliquer.
……..………………………………………………………………………………..…………...............
……..………………………………………………………………………………..…………...............
……..………………………………………………………………………………..…………...............

Problème 11 Pts
Soit une machine dotée de :
 un microprocesseur ayant des instructions de taille et de format fixes :
- L’annexe présente les registres, des modes d’adressage, le format et le jeu d’instructions
- Le tableau 1 présente le contenu des différents registres avant l’exécution des différentes
instructions
 une mémoire adressable par mot où chaque mot mémoire occupe 1 octet
- La figure 1 représente le contenu de la mémoire qui contient un bloc d’instructions et un
bloc de données
- On considère que chaque donnée occupe 2 mots mémoire

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 EXAMEN FINAL
Département TI Date 14/01/22
Matière ARCHITECTURE DES ORDINATEURS Durée 01h30
Enseignantes R.BELLAZREG, A.GHACHEM, I. KAROUIA & A.TRIKI Doc. Autorisés NON
Calculat. Autorisée NON
Classes TI 101, 102, 103, 104, 105, 106, 107, 108 Nombre de pages 8+annexe

Nom :………………………………… Prénom : ……………………….……

CIN :……………………………………….……… Classe : TI……

Matière : ARCHITECTURE DES ORDINATEURS

Suite du problème

Adresse Tableau 1: Contenu des différents registres

mémoire en
Instructions
hexadécimal ... Registre Contenu
B3CA0 0000 1100 I1 KK 1010 0000 0000 0000 0000 0000 0000 1010
B3CA1 0000 0000 LL 0000 1100 0000 0000 0001 0011 0111 1111
B3CA2 1111 0000
NN 1000 0000 0000 0000 0000 0000 0000 1111
B3CA3 1100 1111
B3CA4 .... I2 SS 1111 0000 0000 0000 1010 1110 0101 0101
B3CA5 .... ZZ 1100 0000 1001 0000 1010 1111 0000 0000

0001 0010 I3
0000 1010
0110 1100
1101 1100
... Données
C0A11 0000 0011
C0A12 0000 0010
C0A13 0000 0000
...

Figure 1: Contenu de la mémoire

Travail demandé :
Toutes les réponses doivent être justifiées
Partie 1 : (4.5 points)
On suppose que le microprocesseur est en train de décoder l’instruction I1 suivante située à l’adresse
B3CA0 :

1100 1111 1111 0000 0000 0000 0000 1100

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1) Quelle est la taille de l’instruction ?
………………………………………………………………………………………………………....
2) Sur combien de mots mémoire s’écrit une instruction ?
………………………………………………………………………………………………………....
3) Quelle est la taille du code instruction ?
………………………………………………………………………………………………………....
4) Quelle est la taille du code opérande ?
………………………………………………………………………………………………………....
5) Par combien d’instructions est formé le jeu d’instructions au maximum ?
………………………………………………………………………………………………………....
6) De quelle opération il s’agit (donner la mnémonique correspondante) ?
……..………………………………………………………………………………..……………….....
7) Quel est le mode d’adressage de l’instruction I1 ?
……..………………………………………………………………………………..……………….....
8) Donner l’équivalent de l’instruction I1 en langage assembleur du microprocesseur tel que défini
……..………………………………………………………………………………..……………….....
9) Quel est le contenu du registre d’instruction ?
……..………………………………………………………………………………..……………….....
10) Quel est le contenu du registre d’adresse en hexadécimal ?
……..………………………………………………………………………………..……………….....
11) Quel est le contenu du compteur ordinal en hexadécimal ?
……..………………………………………………………………………………..……………….....
12) Quel est le contenu de l’accumulateur, à cette étape, en binaire ?
………………………………………………………………………………………………………....

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Partie 2 : (2 points)
On considère que l’instruction I1 a été exécutée et que le microprocesseur est, maintenant, dans la phase
d’exécution de l’instruction I2 située à l’adresse B3CA4. L’instruction peut être décrite en ass0embleur
comme suit :
INF KK, LL

1) Quel est le mode d’adressage de l’instruction I2 ?

……..………………………………………………………………………………..……………….....
2) Donner l’équivalent binaire de l’instruction I2
……..………………………………………………………………………………..……………….....
3) Quel est le contenu du registre d’instruction ?
……..………………………………………………………………………………..……………….....
4) Quel est le contenu du Compteur Ordinal ? Justifier
……..………………………………………………………………………………..……………….....
……..………………………………………………………………………………..……………….....

Partie 3 : (2.5 points)

Nous sommes actuellement à la phase de recherche de l’instruction I3 placée à l’adresse B3CA8 dont le
code est:
1101 1100 0110 1100 0000 1010 0001 0010
1) Donner l’équivalent de l’instruction I3 en langage assembleur du microprocesseur tel que défini
……………………………………………………………………………………………………….....
2) Quel est le contenu du registre d’adresse en hexadécimal ?
……………………………………………………………………………………………………….....
3) Quel est le contenu du compteur ordinal en hexadécimal ?
……………………………………………………………………………………………………….....
4) Quel est le contenu de l’accumulateur en binaire ?
………………………………………………………………………………………………………....

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Partie 4 : (2 points)
On suppose que l’exécution de l’instruction I3 est terminée.
Quel est le contenu des différents registres tenant compte de l’exécution successive des instructions I1,
I2 et I3 ?
KK= …………………………………………………………………………………………………...
LL =…………………………………………...………………………………...……………………...
NN =…………………………………………….………………………...…………………………...
SS =…………………………………………………………………………………………...………...
ZZ = …………………………………………………………………………………………………...

Bon TRAVAIL !

../..

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