STM32F103x8 STM32F103xB Microcontrôleur 32 Bits Basé Sur Arm® Avec 64 Ou 128 Ko Flash, USB, CAN, 7 Temporisateurs, 2 ADC, 9 Com. Interfaces

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STM32F103x8
STM32F103xB
Microcontrôleur 32 bits basé sur Arm® avec 64 ou 128
Ko Flash, USB, CAN, 7 temporisateurs, 2 ADC, 9 com. interfaces
Fiche technique données de production
Caractéristiques
• Noyau de processeur Arm® 32 bits Cortex®M3
– fréquence maximale de 72 MHz,
VFQFPN36 6 × 6 mm UFQFPN48 7 × 7 mm
Performances 1,25 DMIPS / MHz (Dhrystone
2.1) à 0 mémoire d'état d'attente
accès
– Multiplication à cycle unique et division matérielle
BGA100 10 × 10mm LQFP100 14 × 14 mm
UFBGA100 7 x 7 mm LQFP64 10 × 10 mm
• Souvenirs BGA64 5 × 5 mm LQFP48 7 × 7 mm
– 64 ou 128 Ko de mémoire Flash • Mode débogage
– 20 Ko de SRAM • Gestion Interfaces de débogage de fil série (SWD) et JTAG
de l'horloge, du reset et de l'alimentation
• Sept minuteries
– Alimentation d'application 2,0 à 3,6 V et E/S – POR,
– Trois temporisateurs 16 bits, chacun avec jusqu'à
PDR et détecteur de tension programmable (PVD) –
4 IC/OC/PWM ou compteur d'impulsions et
Oscillateur à quartz
entrée d'encodeur en quadrature (incrémental)
4 à 16 MHz – RC interne 8 MHz ajusté en
– Minuterie PWM de commande de moteur 16 bits avec
usine – RC interne 40 kHz
génération de temps mort et arrêt d'urgence
– Deux temporisateurs de surveillance (indépendants et
– PLL pour l'horloge du processeur
à fenêtre)
– Oscillateur 32 kHz pour RTC avec étalonnage
– Temporisateur SysTick Décompteur 24 bits •
• Basse consommation
Jusqu'à neuf interfaces de communication
– Modes veille, arrêt et veille
– Jusqu'à deux interfaces I2C (SMBus/PMBus®)
– Alimentation VBAT pour RTC et registres de sauvegarde – Jusqu'à trois USART (interface ISO 7816, LIN, capacité
• 2x convertisseurs A/N 12 bits, 1 µs (jusqu'à 16 canaux) IrDA, contrôle par modem)
– Jusqu'à deux SPI (18 Mbit/s)
– Plage de conversion : 0 à 3,6 V – – Interface CAN (2.0B Actif)
Capacité double échantillonnage et maintien – – Interface USB 2.0 pleine vitesse
Capteur de température
• Unité de calcul CRC, ID unique 96 bits • Les
• DMA
packages sont ECOPACK®
– Contrôleur DMA 7 canaux
– Périphériques pris en charge : temporisateurs, ADC, SPI, Tableau 1. Résumé de l'appareil
I 2C et USART
Référence Numéro d'article
• Jusqu'à 80 ports E/S rapides
STM32F103C8, STM32F103R8
STM32F103x8
– 26/37/51/80 E/S, toutes mappables sur 16 STM32F103V8, STM32F103T8
vecteurs d'interruption externes et presque tous
STM32F103RB STM32F103VB,
5 Vtolérant STM32F103xB
STM32F103CB, STM32F103TB
Mars 2022 DS5319 Rév 18 1/116
Il s'agit d'informations sur un produit en pleine production. www.st.com
Contenu STM32F103x8, STM32F103xB
Contenu
1 Introduction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2 Description . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 9
2.1 Présentation de l'appareil . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . dix
2.2 Compatibilité totale dans toute la famille. . . . . . . . . . . . . . . . . . . . . . . . . . 13
2.3 Présentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
2.3.1 Noyau Arm® Cortex®M3 avec Flash et SRAM intégrés . . . . . . . . . . . 14
2.3.2 Mémoire Flash intégrée . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
2.3.3 Unité de calcul CRC (Cyclic Redundancy Check) . . . . . . . . . . . . . . . . . . 14
2.3.4 SRAM intégrée . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 14
2.3.5 Contrôleur d'interruption vectoriel imbriqué (NVIC) . . . . . . . . . . . . . . . . . . . . . . 14
2.3.6 Contrôleur d'interruption/d'événement externe (EXTI) . . . . . . . . . . . . . . . . . . . . . . . 15
2.3.7 Horloges et démarrage . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.3.8 Modes de démarrage. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.3.9 Schémas d'alimentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.3.10 Superviseur d'alimentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 15
2.3.11 Régulateur de tension . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
2.3.12 Modes basse consommation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 16
2.3.13 DMA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
2.3.14 RTC (horloge temps réel) et registres de sauvegarde . . . . . . . . . . . . . . . . . . . . . . 17
2.3.15 Temporisateurs et chiens de garde . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17
2.3.16 Bus I²C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
2.3.17 Émetteurrécepteur synchrone/asynchrone universel (USART) . . 19 2.3.18 Interface périphérique
série (SPI) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
2.3.19 Réseau de zone de contrôleur (CAN) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
2.3.20 Bus série universel (USB) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 19
2.3.21 GPIO (entrées/sorties à usage général) . . . . . . . . . . . . . . . . . . . . . . . . 20
2.3.22 CAN (convertisseur analogiquenumérique) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
2.3.23 Capteur de température . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 20
2.3.24 Port de débogage JTAG de fil série (SWJDP) . . . . . . . . . . . . . . . . . . . . . . . . . 20
3 Brochages et description des broches . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21
4 Cartographie de la mémoire. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34
2/116 DS5319 Rév 18
STM32F103x8, STM32F103xB Contenu
5 Caractéristiques électriques . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
5.1 Conditions des paramètres . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

5.1.1 Valeurs minimales et maximales . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
5.1.2 Les valeurs typiques . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
5.1.3 Courbes typiques . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
5.1.4 Condensateur de charge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
5.1.5 Tension d'entrée de broche. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35
5.1.6 Schéma d'alimentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
5.1.7 Mesure de la consommation de courant . . . . . . . . . . . . . . . . . . . . . . . . . . . 36
5.2 Notes maximales absolues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

5.3 Conditions de fonctionnement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
5.3.1 Conditions générales de fonctionnement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38
5.3.2 Conditions de fonctionnement à la mise sous/hors tension . . . . . . . . . . . . . . . . . . 39
5.3.3 Caractéristiques du bloc de réinitialisation et de contrôle de puissance embarqué . . . . . . . . . . . 39
5.3.4 Tension de référence intégrée . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
5.3.5 Caractéristiques du courant d'alimentation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 40
5.3.6 Caractéristiques de la source d'horloge externe . . . . . . . . . . . . . . . . . . . . . . . . . . . 50
5.3.7 Caractéristiques de la source d'horloge interne . . . . . . . . . . . . . . . . . . . . . . . . . . . 54
5.3.8 Caractéristiques PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
5.3.9 Caractéristiques de la mémoire . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56
5.3.10 Caractéristiques CEM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57
5.3.11 Valeurs maximales absolues (sensibilité électrique) . . . . . . . . . . . . . . . . . 59
5.3.12 Caractéristiques d'injection de courant E/S . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60
5.3.13 Caractéristiques du port E/S . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61
5.3.14 Caractéristiques des broches NRST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66
5.3.15 Caractéristiques du temporisateur TIM . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67
5.3.16 Interfaces de communication . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 68
5.3.17 Interface CAN (Controller Area Network) . . . . . . . . . . . . . . . . . . . . . . . . 73
5.3.18 Caractéristiques ADC 12 bits . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74
5.3.19 Caractéristiques du capteur de température . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78
6 Informations sur le paquet . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79
6.1 Informations sur le package VFQFPN36 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

6.2 Informations sur le package UFQFPN48 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83
6.3 Informations sur le pack LFBGA100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86
6.4 Informations sur le package LQFP100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
DS5319 Rév 18 3/116
4
Contenu STM32F103x8, STM32F103xB
6.5 Informations sur le package UFBGA100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

6.6 Informations sur le package LQFP64 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
6.7 Informations sur le package TFBGA64 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98
6.8 Informations sur le package LQFP48 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101
6.9 Caractéristiques thermiques . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
6.9.1 Document de référence . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104
6.9.2 Sélection de la plage de température du produit . . . . . . . . . . . . . . . . . . . . . . 105
7 Schéma d'informations de commande . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 107
8 Historique des révisions . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 108
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STM32F103x8, STM32F103xB Liste des tableaux
Liste des tableaux
Tableau 1. Résumé de l'appareil . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Tableau 2. Fonctionnalités et nombre de périphériques du périphérique STM32F103xx à densité moyenne . . . . . . . . . . . . . . 1 .
Tableau 3. Famille STM32F103xx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . dix .
Tableau 4. Comparaison des fonctions de minuterie. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 13 .
Tableau 5. Définitions des broches STM32F103xx à densité moyenne . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 17 .
Tableau 6. Caractéristiques de tension . .. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 28 .
Tableau 7. Caractéristiques actuelles . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37 .
Tableau 8. Caractéristiques thermiques. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37 .
Tableau 9. Conditions générales de fonctionnement . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37 .
Tableau 10. Conditions de fonctionnement à la mise sous/hors tension . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 38 .
Tableau 11. Caractéristiques du bloc de réinitialisation et de contrôle de l'alimentation intégré. . . . . . . . . . . . . . . . . . . . . . . . . 39 .
Tableau 12. Tension de référence interne intégrée. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 39 . . 40
Tableau 13. Consommation maximale de courant en mode Run, code avec traitement des données
fonctionnant à partir de Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Tableau 14. Consommation maximale de courant en mode Run, code avec traitement des données
fonctionnant à partir de la RAM. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 41
Tableau 15. Consommation maximale de courant en mode veille, code exécuté à partir de la
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
mémoire flash ou de la RAM .
Tableau 16. Consommations de courant typiques et maximales en modes Arrêt et Veille . . . . . . . . . . . 43 . 44
Tableau 17. Consommation typique de courant en mode Run, code avec traitement des données
fonctionnant à partir de Flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 47
Tableau 18. Consommation de courant typique en mode veille, code exécuté à partir de la
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
mémoire Flash ou de la RAM .
Tableau 19. Consommation de courant périphérique . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 48 .
Tableau 20. Caractéristiques de l'horloge utilisateur externe à grande vitesse. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 49 .
Tableau 21. Caractéristiques de l'horloge utilisateur externe basse vitesse . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 50 .
Tableau 22. Caractéristiques de l'oscillateur HSE 416 MHz . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 .
Tableau 23. Caractéristiques de l'oscillateur LSE (fLSE = 32,768 kHz) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52 .
Tableau 24. Caractéristiques de l'oscillateur HSI. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 .
Tableau 25. Caractéristiques de l'oscillateur LSI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 .
Tableau 26. Délais de réveil du mode basse consommation . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 55 .
Tableau 27. Caractéristiques PLL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56 .
Tableau 28. Caractéristiques de la mémoire flash . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56 .
Tableau 29. Endurance de la mémoire flash et conservation des données . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 56 .
Tableau 30. Caractéristiques EMS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 57 .
Tableau 31. Caractéristiques EMI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 .
Tableau 32. Valeurs maximales absolues ESD . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 58 .
Tableau 33. Sensibilités électriques . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59 .
Tableau 34. Susceptibilité d'injection de courant d'E/S . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 59 .
Tableau 35. Caractéristiques statiques des E/S . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 60 .
Tableau 36. Caractéristiques de la tension de sortie . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 61 .
Tableau 37. Caractéristiques E/S AC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 64 .
Tableau 38. Caractéristiques des broches NRST . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 65 .
Tableau 39. Caractéristiques TIMx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 .
Tableau 40. Caractéristiques I2C . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67 .
. . . . . . . . . . . . . . . . . . . . . . . . . . 68 .
Tableau 41. Fréquence SCL (fPCLK1 = 36 MHz, VDD_I2C = 3,3 V). . .
Tableau 42. Caractéristiques SPI . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 .
Tableau 43. Temps de démarrage USB. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 70 . 72
DS5319 Rév 18 5/116
6
Liste des tableaux STM32F103x8, STM32F103xB
Tableau 44. Caractéristiques électriques CC USB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Tableau 45. USB : caractéristiques électriques pleine vitesse. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73 .
Tableau 46. Caractéristiques ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73 .
Tableau 47. RAIN max pour fADC = 14 MHz. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 74 .
Tableau 48. Précision ADC Conditions de test limitées . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 .
Tableau 49. Précision ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 75 .
Tableau 50. Caractéristiques TS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76 .
Tableau 51. Caractéristiques mécaniques du VFQFPN36 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 .
Tableau 52. Données mécaniques UFQFPN48 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 80 .
Tableau 53. Caractéristiques mécaniques du LFBGA100. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83 .
Tableau 54. Règles de conception de PCB recommandées LFBGA100 (BGA au pas de 0,8 mm). . . . . . . . . . . . . . . . . . 86 .
Tableau 55. Caractéristiques mécaniques du LQPF100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87 .
Tableau 56. Caractéristiques mécaniques de l'UFBGA100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89 .
Tableau 57. Règles de conception de PCB recommandées UFBGA100 (BGA au pas de 0,5 mm) . . . . . . . . . . . . . . . . . 92 .
Tableau 58. Caractéristiques mécaniques du LQFP64 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93 .
Tableau 59. Données mécaniques du TFBGA64. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95 .
Tableau 60. Règles de conception de PCB recommandées par TFBGA64 (BGA au pas de 0,5 mm). . . . . . . . . . . . . . . . . . . 98 .
Tableau 61. Caractéristiques mécaniques du LQFP48 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 . .
Tableau 62. Caractéristiques thermiques du colis. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 . .
Tableau 63. Historique de révision du document . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 104 . . 108
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STM32F103x8, STM32F103xB Liste des figures
Liste des figures
Figure 1. Schéma fonctionnel de la ligne de performances STM32F103xx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 2. Arbre de l'horloge . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 11 .
Figure 3. Ligne de performances STM32F103xx Ballout LFBGA100. . . . . . . . . . . . . . . . . . . . . . . . . . . . 12 .
Figure 4. Brochage LQFP100 de la gamme de performances STM32F103xx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 21 .
Figure 5. Brochage UFBGA100 de la gamme de performances STM32F103xx. . . . . . . . . . . . . . . . . . . . . . . . . . . . 22 .
Figure 6. Brochage LQFP64 de la ligne de performance STM32F103xx. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 23 .
Figure 7. Ligne de performances STM32F103xx Ballout TFBGA64 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 24 .
Figure 8. Brochage LQFP48 de la ligne de performances STM32F103xx . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 25 .
Figure 9. Brochage UFQFPN48 de la gamme de performances STM32F103xx. . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 .
Figure 10. Brochage VFQFPN36 de la ligne de performance STM32F103xx . . . . . . . . . . . . . . . . . . . . . . . . . . . . 26 .
Figure 11. Carte mémoire. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 27 .
Figure 12. Conditions de chargement des broches. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 34 .
Figure 13. Tension d'entrée des broches . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35 .
Figure 14. Schéma d'alimentation. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35 .
Figure 15. Schéma de mesure de la consommation de courant . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 36 . 36
Figure 16. Consommation de courant typique en mode Run en fonction de la fréquence (à 3,6 V), code
avec traitement des données exécuté à partir de la RAM, périphériques activés. . . . . . . . . . . . . . . . . . 42
Figure 17. Consommation de courant typique en mode Run en fonction de la fréquence (à 3,6 V), code
avec traitement des données exécuté à partir de la RAM, périphériques désactivés . . . . . . . . . . . . . . . . .
Figure 18. Consommation de courant typique sur VBAT (RTC activé) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 42 .
Figure 19. Consommation de courant typique en mode Stop, avec régulateur en mode Run . . . . . . . . . . . . . 44 .
Figure 20. Consommation de courant typique en mode Stop, avec régulateur en mode Lowpower. . . . . . . . 45 .
Figure 21. Consommation de courant typique en mode Veille. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 45 .
Figure 22. Chronogramme CA de la source d'horloge externe haute vitesse . . . . . . . . . . . . . . . . . . . . . . . . . . . 46 .
Figure 23. Chronogramme AC de la source d'horloge externe basse vitesse. . . . . . . . . . . . . . . . . . . . . . . . . . . . 51 .
Figure 24. Application typique avec un cristal de 8 MHz. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 52 .
Figure 25. Application typique avec un cristal de 32,768 kHz. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 53 .
Figure 26. Caractéristiques d'entrée E/S standard port CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 54 .
Figure 27. Caractéristiques d'entrée E/S standard Port TTL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 .
Figure 28. Caractéristiques d'entrée d'E/S tolérantes à 5 V Port CMOS . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 62 .
Figure 29. Caractéristiques d'entrée d'E/S tolérantes à 5 V Port TTL . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 .
Figure 30. Définition des caractéristiques des E/S AC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 63 .
Figure 31. Protection de broche NRST recommandée . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 66 .
Figure 32. Formes d'onde AC du bus I2C et circuit de mesure . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 67 .
Figure 33. Chronogramme SPI mode esclave et CPHA = 0 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 69 .
Figure 34. Chronogramme SPI mode esclave et CPHA = 1(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71 .
Figure 35. Chronogramme SPI mode maître(1) . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 71 .
Figure 36. Synchronisations USB : définition du temps de montée et de descente du signal de données . . . . . . . . . . . . . . . . . . . . . . . . . . 72 .
Figure 37. Caractéristiques de précision ADC. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 73 .
Figure 38. Schéma de connexion typique utilisant l'ADC . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 76 .
Figure 39. Alimentation et découplage de référence (VREF+ non connecté au VDDA). . . . . . . . . . . . . 77 .
Figure 40. Alimentation et découplage de référence (VREF+ connecté à VDDA). . . . . . . . . . . . . . . . 77 .
Figure 41. Contour VFQFPN36 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 78 .
Figure 42. Empreinte recommandée VFQFPN36 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79 .
Figure 43. Exemple de vue de dessus du package VFPFPN36 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 81 .
Figure 44. Aperçu UFQFPN48 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 82 .
Figure 45. Empreinte recommandée UFQFPN48 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 83 .
Figure 46. Exemple de vue de dessus du package UFQFPN48 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 84 . 85
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8
Liste des figures STM32F103x8, STM32F103xB
Figure 47. Aperçu du LFBGA100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Figure 48. Empreinte recommandée LFBGA100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 86 .
Figure 49. Exemple de vue de dessus du package LFBGA100. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 87 .
Figure 50. Aperçu du LQFP100. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 88 .
Figure 51. Empreinte recommandée LQFP100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89 .
Figure 52. Exemple de vue de dessus du package LQFP100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 90 .
Figure 53. UFBGA100 contour . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91 .
Figure 54. Empreinte recommandée UFBGA100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92 .
Figure 55. Exemple de vue de dessus du package UFBGA100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 93 .
Figure 56. Aperçu du LQFP64. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 94 .
Figure 57. Empreinte recommandée LQFP64 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95 .
Figure 58. Exemple de vue de dessus du package LQFP64 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 96 .
Figure 59. Contour TFBGA64 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 97 .
Figure 60. Empreinte recommandée par TFBGA64 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 98 .
Figure 61. Exemple de vue de dessus du package TFBGA64 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 99 . .
Figure 62. Aperçu du LQFP48. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 100 . .
Figure 63. LQFP48 Empreinte recommandée à 48 broches . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 101 . .
Figure 64. Exemple de vue de dessus du package LQFP48 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 102 . .
Figure 65. LQFP100 PD max vs TA . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 103 . . 106
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STM32F103x8, STM32F103xB Introduction
1 Introduction
Ce document fournit les informations de commande et les caractéristiques mécaniques des dispositifs des microcontrôleurs
de ligne de performance à densité moyenne STM32F103x8 et STM32F103xB.
Pour plus de détails sur l'ensemble de la famille STMicroelectronics STM32F103xx, reportezvous à la
Section 2.2 : Compatibilité totale dans toute la famille.
La fiche technique STM32F103xx moyenne densité doit être lue conjointement avec le manuel de référence
STM32F10xxx basse, moyenne et haute densité. Les manuels de référence et de programmation Flash sont tous
deux disponibles sur le site Web de STMicroelectronics www.st.com.
Pour plus d'informations sur le noyau Arm®(a) Cortex®M3, reportezvous au manuel de référence technique
Cortex®M3, disponible sur le site Web www.arm.com.
2 Description
La famille de gammes de performances à densité moyenne STM32F103xx intègre le cœur RISC
hautes performances Arm® Cortex®M3 32 bits fonctionnant à une fréquence de 72 MHz, des mémoires intégrées à
haute vitesse (mémoire Flash jusqu'à 128 Ko et SRAM jusqu'à 20 Ko) , et une vaste gamme d'E/S améliorées
et de périphériques connectés à deux bus APB. Tous les appareils offrent deux ADC 12 bits, trois temporisateurs 16
bits à usage général plus un temporisateur PWM, ainsi que des interfaces de communication standard et avancées :
jusqu'à deux I2C et SPI, trois USART, un USB et un CAN.
Les appareils fonctionnent à partir d'une alimentation de 2,0 à 3,6 V. Ils sont disponibles dans la plage de température de
–40 à +85 °C et dans la plage de température étendue de –40 à +105 °C. Un ensemble complet de modes
d'économie d'énergie permet la conception d'applications à faible consommation d'énergie.
La famille de gammes de performances à densité moyenne STM32F103xx comprend des dispositifs dans six types de
boîtiers différents : de 36 broches à 100 broches. Selon l'appareil choisi, différents ensembles de périphériques sont
inclus, la description cidessous donne un aperçu de la gamme complète de périphériques proposés dans cette famille.
Ces caractéristiques rendent la famille de microcontrôleurs de ligne de performance à densité moyenne STM32F103xx
adaptée à une large gamme d'applications telles que les entraînements de moteur, le contrôle des applications, les
équipements médicaux et portables, les périphériques PC et de jeu, les platesformes GPS, les applications
industrielles, les automates programmables, les onduleurs, les imprimantes, les scanners. , systèmes d'alarme,
interphones vidéo et CVC.
un. Arm est une marque déposée d'Arm Limited (ou de ses filiales) aux ÉtatsUnis et/ou ailleurs.
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115
Description STM32F103x8, STM32F103xB
2.1 Présentation de l'appareil
Tableau 2. Fonctionnalités et nombre de périphériques du dispositif moyenne densité STM32F103xx
Périphérique STM32F103Tx STM32F103Cx STM32F103Rx STM32F103Vx
Flash Ko 64 128 64 128 64 128 64 128
SRAM Ko 20 20 20 20
Minuteries Usage général 33 3 3
Contrôle avancé 11 1 1
SPI 12 2 2
Je 2C 12 2 2
USART 23 3 3
Communication
USB 11 1 1
CAN 11 1 1
GPIO 26 37 51 80
ADC synchronisé 12 bits 2 2 2 2
Nombre de canaux 10 canaux 10 canaux 16 canaux(1) 16 canaux
Fréquence du processeur 72 MHz
Tension de fonctionnement 2,0 à 3,6 V
Températures ambiantes : 40 à +85 °C / 40 à +105 °C (voir tableau 9)
Températures de fonctionnement
Température de jonction : 40 à + 125 °C (voir tableau 9)
LQFP100,
LQFP48, LQFP64,
Paquets VFQFPN36 LFBGA100,
UFQFPN48 TFBGA64
UFBGA100
1. Sur le package TFBGA64, seuls 15 canaux sont disponibles (une broche d'entrée analogique a été remplacée par
VREF+).
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STM32F103x8, STM32F103xB Description
Figure 1. Schéma fonctionnel de la ligne de performances STM32F103xx
TRACECLK
TRACED[0:3] en TPIU Trace

tant que AS
Trace/déclenchement
pbus Manette POUVOIR
Logiciel/JTAG
NJTRST VDD = 2 à 3,6 V VSS
VOLT. RÉG.
JTDI
Ibus 3.3V À 1.8V
Interface
flash
obl
JTCK/SWCLK Processeur CortexM3 Flash 128 Ko

JTMS/SWDIO
64 bits @VDD
JTDO
Fmax : 72 MHz Dbus
comme AF
oreillette
BusM
SRAM
Système
NVIC 20 Ko
@VDD
PCLK1 OSC_IN
PLL & OSC XTAL
GP DMA PCLK2 OSC_OUT
HORLOGE 416 MHz
HCLK
7 canaux GÉRER
FCLK
RC 8 MHz
IWDG
RC 40 kHz
@VDDA
Interface
Fmax=48/72 MHz
AHB :
@VDDA de veille
FOURNIR VBAT
SURVEILLANCE
NRST @VBAT
VDDA POR / PDR Première
OSC32_IN
VSSA XTAL 32 kHz
AHB2 AHB2 OSC32_OUT
PVD Int
APB2 APB1
RTC Enregistreur de
sauvegarde
TAMPERRTC
EXTI UTA
80AF
RÉVEILLEZVOUS
Interface de sauvegarde
PA[ 15:0] GPIOA
TIM2 4 canaux
PB[15:0] GPIOB
TIM3 4 canaux
PC[15:0] GPIOC
TIM 4 4 canaux
PD[15:0] GPIOD
RX, TX, CTS, RTS,
USART2
CK, SmartCard comme AF
PE[15:0] GPIO
RX, TX, CTS, RTS,
USART3
Fmax=24 /
APB1 :
MHz
36
CK, SmartCard comme AF
SPI2
2x (8x16 bits) MOSI, MISO, SCK, NSS
4 Canaux 3 comme AF
compl. Canaux ETR et
Fmax=48 /
APB2 :
72MHz
TIM1
BKIN
I2C1 SCL, SDA, SMBA
comme AF
MOSI, MISO, SPI1
SCK, NSS comme AF I2C2 SCL, SDA
comme AF
RX, TX, CTS, RTS,
SmartCard comme AF USART1
bxCAN
USBDP/CAN_TX
@VDDA
USBDM/CAN_RX
USB 2.0FS
16AF CAN 12 bits1 SI
VREF+
SRAM 512B
VREF CAN2 12 bits SI
WW DG
Capteur de température
ai14390d
1. TA = –40 °C à +105 °C (température de jonction jusqu'à 125 °C).
2. AF = fonction alternative sur la broche du port E/S.
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Figure 2. Arbre de l'horloge
Interface de
programmation FLITFCLK vers Flash
8 MHz
RC HSI IHV
48 MHz
Interface
Prédiviseur USBCLK vers USB
/2 USB /1, 1.5
Bus
72 MHz maximum
HCLK vers AHB,
Horloge cœur, mémoire et DMA
Activer (3 bits)
/8 à la minuterie du système Cortex
PLLSRC SW
PLLMUL Cortex FCLK
IHV horloge de course libre
..., x16 SYSCLK APB1
36 MHz maximum
x2, x3, x4 Prédiviseur Prédiviseur /
PLLCLK 72 MHz
PLL AHB /1, 2..512 1, 2, 4, 8, 16
maximum
Périphériques PCLK1 à APB1
Horloge périphérique
SSE
Activer (13 bits)
à TIM2, 3 et
TIM2,3, 4 4
Si (prééchelle APB1 =1) x1 TIMXCLK
CSS
sinon x2
Activer (3 bits)
PLLXTPRE APB2
72 MHz maximum
Prédiviseur
OSC_OUT /1, 2, 4, 8, 16
416 MHz Périphériques PCLK2 à APB2
OSC HSE Activer (11 bits)
OSC_IN /2
Temporisateur TIM1
vers TIM1
Si (prééchelle APB2 =1) x1 TIM1CLK
sinon x2
/128 Activer (1 bit)
ADC à l'ADC
OSC32_IN au RTC
Prédiviseur /
OSC LSE LSE
ADCCLK
32,768kHz RTCCLK 2, 4, 6, 8
OSC32_OUT
RTCSEL[1:0]
au chien de garde indépendant (IWDG)
LSI RC LSI
40 kHz IWDGCLK
Légende:
HSE = signal d'horloge externe à grande vitesse
HSI = signal d'horloge interne à grande vitesse
Principal /2 PLLCLK LSI = signal d'horloge interne à basse vitesse
Sortie d'horloge LSE = signal d'horloge externe à basse vitesse
MCO IHV
SSE
SYSCLK
MCO ai14903
1. Lorsque le HSI est utilisé comme entrée d'horloge PLL, la fréquence d'horloge système maximale pouvant être atteinte est
64 MHz.
2. Pour la disponibilité de la fonction USB, HSE et PLL doivent être activés, avec USBCLK exécuté à
48 MHz.
3. Pour avoir un temps de conversion ADC de 1 µs, APB2 doit être à 14 MHz, 28 MHz ou 56 MHz.
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2.2 Compatibilité totale dans toute la famille
Le STM32F103xx est une famille complète dont les membres sont entièrement compatibles broche à broche, logiciels
et fonctionnalités. Dans le manuel de référence, les STM32F103x4 et STM32F103x6 sont identifiés comme des
appareils basse densité, les STM32F103x8 et STM32F103xB sont appelés appareils moyenne densité, et les
STM32F103xC, STM32F103xD et STM32F103xE sont appelés appareils haute densité.
Les appareils basse et haute densité sont une extension des appareils STM32F103x8/B, ils sont spécifiés dans les
fiches techniques STM32F103x4/6 et STM32F103xC/D/E, respectivement.
Les appareils à faible densité présentent des capacités de mémoire Flash et de RAM inférieures, moins de
minuteries et de périphériques. Les appareils haute densité ont des capacités de mémoire Flash et de RAM plus
élevées, ainsi que des périphériques supplémentaires tels que SDIO, FSMC, I2S et DAC, tout en restant entièrement
compatibles avec les autres membres de la famille STM32F103xx.
Les STM32F103x4, STM32F103x6, STM32F103xC, STM32F103xD et STM32F103xE sont un remplacement direct
des dispositifs à densité moyenne STM32F103x8/B, permettant à l'utilisateur d'essayer différentes densités de
mémoire et offrant un plus grand degré de liberté pendant le cycle de développement.
De plus, la famille de gammes de performances STM32F103xx est entièrement compatible avec tous les
périphériques de ligne d'accès STM32F101xx et de ligne d'accès USB STM32F102xx existants.
Tableau 3. Famille STM32F103xx
Dispositifs à faible densité Dispositifs à densité moyenne Appareils haute densité
16 Ko 32 Ko 64 Ko 128 Ko 256 Ko 384 Ko 512 Ko

Brochage
Éclair Éclair Éclair Éclair Éclair Éclair Éclair
6 Ko de RAM 10 Ko de RAM 20 Ko de RAM 20 Ko de RAM 48 Ko de RAM 64 Ko de RAM 64 Ko de RAM
144 5 × USART 4
× temporisateurs 16 bits, 2 × temporisateurs
100
de base 3 × SPI, 2 × I2S, 2 × I2C
3 × USART 3 USB, CAN, 2 × minuteries PWM 3
2 × USART 2 × temporisateurs
64 × ADC, 2 × DAC, 1 × SDIO
× temporisateurs
16 bits 2 × SPI, 2 × I2C, USB, FSMC (100 et 144 broches)
16 bits 1 × SPI, 1 × I2C, USB, CAN, 1 × minuterie PWM
48
CAN, 1 × minuterie PWM 2 × ADC
2 × ADC
36
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115
2.3 Aperçu
2.3.1 Noyau Arm® Cortex®M3 avec Flash et SRAM intégrés
Le processeur Arm® Cortex®M3 est la dernière génération de processeurs Arm pour les systèmes embarqués. Il a
été développé pour fournir une plateforme à faible coût qui répond aux besoins de mise en œuvre de MCU, avec un
nombre de broches réduit et une faible consommation d'énergie, tout en offrant des performances de calcul
exceptionnelles et une réponse système avancée aux interruptions.
Le processeur Arm® Cortex®M3 RISC 32 bits présente une efficacité de code exceptionnelle, offrant les
hautes performances attendues d'un cœur Arm dans la taille de mémoire généralement associée aux appareils
8 et 16 bits.
La famille de gammes de performances STM32F103xx ayant un noyau Arm intégré est donc compatible avec
tous les outils et logiciels Arm.
La figure 1 montre le schéma fonctionnel général de la famille d'appareils.
2.3.2 Mémoire Flash intégrée
64 ou 128 Ko de mémoire Flash intégrée sont disponibles pour stocker les programmes et les données.
2.3.3 Unité de calcul CRC (Cyclic Redundancy Check)
L'unité de calcul CRC (Cyclic Redundancy Check) permet d'obtenir un code CRC à partir d'un mot de données de 32
bits et d'un polynôme générateur fixe.
Entre autres applications, les techniques basées sur le CRC sont utilisées pour vérifier l'intégrité de la transmission
ou du stockage des données. Dans le cadre de la norme EN/IEC 603351, ils offrent un moyen de vérifier
l'intégrité de la mémoire Flash. L'unité de calcul CRC permet de calculer une signature du logiciel lors de l'exécution,
à comparer à une signature de référence générée au moment de la liaison et stockée à un emplacement mémoire
donné.
2.3.4 SRAM intégrée
Vingt Ko de SRAM embarquée accessible (lecture/écriture) à la vitesse d'horloge du processeur avec 0 états
d'attente.
2.3.5 Contrôleur d'interruption vectoriel imbriqué (NVIC)
La ligne de performance STM32F103xx intègre un contrôleur d'interruption vectoriel imbriqué capable de gérer
jusqu'à 43 canaux d'interruption masquables (sans compter les 16 lignes d'interruption du Cortex® M3) et 16 niveaux
de priorité. • NVIC étroitement
couplé pour un traitement des interruptions à faible latence
• Adresse de la table des vecteurs d'entrée d'interruption transmise directement
au cœur • Interface de cœur NVIC étroitement
couplée • Permet le traitement précoce des
interruptions • Traitement des interruptions de priorité supérieure
arrivant en retard • Prise en charge
du chaînage de queue • État du processeur automatiquement enregistré
• Entrée d'interruption restaurée à la sortie de l'interruption sans surcharge d'instruction
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Ce bloc matériel fournit des fonctionnalités de gestion des interruptions flexibles avec une latence d'interruption minimale.
2.3.6 Contrôleur d'interruption/d'événement externe (EXTI)
Le contrôleur d'interruption/d'événement externe se compose de 19 lignes de détection de front utilisées pour générer des
requêtes d'interruption/d'événement. Chaque ligne peut être configurée indépendamment pour sélectionner l'événement
déclencheur (front montant, front descendant, les deux) et peut être masquée indépendamment. Un registre en attente maintient
l'état des demandes d'interruption. L'EXTI peut détecter une ligne externe avec une largeur d'impulsion plus courte que la
période d'horloge interne APB2. Jusqu'à 80 GPIO peuvent être connectés aux 16 lignes d'interruption externes.
2.3.7 Horloges et démarrage
La sélection de l'horloge système est effectuée au démarrage, mais l'oscillateur interne RC 8 MHz est sélectionné comme horloge
CPU par défaut lors de la réinitialisation. Une horloge externe 416 MHz peut être sélectionnée, auquel cas elle est surveillée
en cas de panne. Si une panne est détectée, le système revient automatiquement à l'oscillateur RC interne. Une interruption
logicielle est générée si elle est activée. De même, une gestion complète des interruptions de l'entrée d'horloge PLL est
disponible lorsque cela est nécessaire (par exemple en cas de défaillance d'un cristal, d'un résonateur ou d'un oscillateur
externe utilisé indirectement).
Plusieurs prédiviseurs permettent la configuration des domaines de fréquence AHB, APB haute vitesse (APB2) et APB
basse vitesse (APB1). La fréquence maximale des domaines AHB et APB haut débit est de 72 MHz. La fréquence maximale
autorisée du domaine APB à faible vitesse est de 36 MHz. Voir la figure 2 pour plus de détails sur l'arborescence de l'horloge.
2.3.8 Modes de démarrage
Au démarrage, les broches de démarrage sont utilisées pour sélectionner l'une des trois options de démarrage : •
Démarrage à partir de la mémoire flash utilisateur
• Démarrage à partir de la mémoire système
• Démarrage à partir de la SRAM intégrée
Le chargeur de démarrage est situé dans la mémoire système. Il est utilisé pour reprogrammer la mémoire Flash en utilisant
USART1. Pour plus de détails, reportezvous à AN2606, disponible sur www.st.com.
2.3.9 Schémas d'alimentation
• VDD = 2,0 à 3,6 V : alimentation externe des E/S et du régulateur interne.
Fourni en externe via des broches VDD . • VSSA,
VDDA = 2,0 à 3,6 V : alimentations analogiques externes pour ADC, blocs de réinitialisation, RC et PLL (la tension minimale à
appliquer à VDDA est de 2,4 V lorsque l'ADC est utilisé).
VDDA et VSSA doivent être connectés respectivement à VDD et VSS . • VBAT = 1,8 à 3,6
V : alimentation pour RTC, horloge externe oscillateur 32 kHz et secours
registres (via l'interrupteur d'alimentation) lorsque VDD n'est pas présent.
Pour plus de détails sur la façon de connecter les broches d'alimentation, reportezvous à la Figure 14 : Schéma d'alimentation.
2.3.10 Superviseur d'alimentation
L'appareil dispose d'un circuit intégré de réinitialisation à la mise sous tension (POR) / de réinitialisation à l'arrêt (PDR). Il est
toujours actif et assure un bon fonctionnement à partir de/jusqu'à 2 V. L'appareil reste
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en mode de réinitialisation lorsque VDD est inférieur à un seuil spécifié, VPOR/PDR, sans avoir besoin d'un circuit
de réinitialisation externe.
L'appareil comporte un détecteur de tension programmable intégré (PVD) qui surveille l' alimentation VDD/VDDA et
la compare au seuil VPVD . Une interruption peut être générée lorsque VDD/VDDA tombe en dessous du
seuil VPVD et/ou lorsque VDD/VDDA est supérieur au seuil VPVD . La routine de service d'interruption peut
alors générer un message d'avertissement et/ou mettre le MCU dans un état sûr. Le PVD est activé par logiciel.
Reportezvous au tableau 11 pour les valeurs de VPOR/PDR et VPVD.
2.3.11 Régulateur de tension
Le régulateur a trois modes de fonctionnement : principal (MR), faible puissance (LPR) et mise hors tension. • MR
est utilisé en mode de régulation nominal (Run) • LPR est utilisé en
mode Stop • Power down est utilisé en mode
Standby : la sortie du régulateur est en haute impédance : le circuit du noyau est mis hors tension, induisant une
consommation nulle (mais le le contenu des registres et de la SRAM est perdu)
Ce régulateur est toujours activé après la réinitialisation. Il est désactivé en mode veille, fournissant une sortie à
haute impédance.
2.3.12 Modes basse consommation
La gamme de performances STM32F103xx prend en charge trois modes basse consommation pour obtenir le
meilleur compromis entre faible consommation d'énergie, temps de démarrage court et sources de réveil
disponibles :
• Mode veille En mode
veille, seule la CPU est arrêtée. Tous les périphériques continuent de fonctionner et peuvent réveiller le
processeur lorsqu'une interruption/un événement se produit. •
Mode Stop Le mode
Stop permet d'obtenir la plus faible consommation d'énergie tout en conservant le contenu de la SRAM et des
registres. Toutes les horloges dans le domaine 1,8 V sont arrêtées, la PLL, le HSI RC et les oscillateurs à
cristal HSE sont désactivés. Le régulateur de tension peut également être mis en mode normal ou en
mode basse consommation.
L'appareil peut être réveillé du mode Arrêt par n'importe quelle ligne EXTI. La source de la ligne EXTI peut
être l'une des 16 lignes externes, la sortie PVD, l'alarme RTC ou le réveil USB. • Mode veille Le mode veille est
utilisé pour
obtenir la plus faible
consommation d'énergie. Le régulateur de tension interne est éteint de sorte que tout le domaine 1,8 V
est hors tension. Les oscillateurs à cristal PLL, HSI RC et HSE sont également désactivés. Une fois en
mode veille, la SRAM et le contenu des registres sont perdus, à l'exception des registres du domaine de
sauvegarde et des circuits de veille.
L'appareil quitte le mode veille lorsqu'une réinitialisation externe (broche NRST), une réinitialisation IWDG, un
front montant sur la broche WKUP ou une alarme RTC se produit.
Note: Le RTC, l'IWDG et les sources d'horloge correspondantes ne sont pas arrêtés en passant en mode Arrêt ou Veille.
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2.3.13 DMA
Le DMA flexible à usage général à 7 canaux est capable de gérer les transferts de mémoire à mémoire, de périphérique
à mémoire et de mémoire à périphérique. Le contrôleur DMA prend en charge la gestion de tampon circulaire évitant la
génération d'interruptions lorsque le contrôleur atteint la fin du tampon.
Chaque canal est connecté à des requêtes DMA matérielles dédiées, avec prise en charge du déclenchement logiciel sur
chaque canal. La configuration est faite par logiciel et les tailles de transfert entre la source et la destination sont
indépendantes.
Le DMA peut être utilisé avec les principaux périphériques : SPI, I2C, USART, temporisateurs à usage général et à contrôle
avancé TIMx et ADC.
2.3.14 RTC (horloge temps réel) et registres de sauvegarde
Le RTC et les registres de sauvegarde sont alimentés par un commutateur qui s'alimente soit sur l'alimentation VDD lorsqu'elle
est présente, soit via la broche VBAT . Les registres de sauvegarde sont dix registres 16 bits utilisés pour stocker 20
octets de données d'application utilisateur lorsque l'alimentation VDD n'est pas présente.
L'horloge en temps réel fournit un ensemble de compteurs fonctionnant en continu qui peuvent être utilisés avec un logiciel
approprié pour fournir une fonction de calendrier d'horloge, et fournit une interruption d'alarme et une interruption périodique. Il
est cadencé par un cristal, un résonateur ou un oscillateur externe de 32,768 kHz, l'oscillateur RC interne à faible puissance ou
l'horloge externe à grande vitesse divisée par 128. Le RC interne à faible puissance a une fréquence typique de 40 kHz.
Le RTC peut être calibré à l'aide d'une sortie externe de 512 Hz pour compenser toute déviation naturelle du cristal. Le RTC
dispose d'un compteur programmable 32 bits pour une mesure à long terme utilisant le registre de comparaison pour
générer une alarme. Un prédiviseur 20 bits est utilisé pour l'horloge de la base de temps et est configuré par défaut pour
générer une base de temps de 1 seconde à partir d'une horloge à 32,768 kHz.
2.3.15 Temporisateurs et chiens de garde
Les dispositifs de gamme de performance STM32F103xx à densité moyenne comprennent une minuterie de contrôle avancé,
trois minuteries à usage général, deux minuteries de chien de garde et une minuterie SysTick.
Le tableau 4 compare les caractéristiques des temporisateurs à commande avancée et à usage général.
Tableau 4. Comparaison des fonctions de minuterie
Comptoir Type de Facteur de Génération de Capturer/comparer Produits

Minuteur
résolution compteur prédivision requêtes DMA les canaux complémentaires
Tout entier
TIM1 16 bits Haut, entre 1 et Oui 4 Oui
bas, haut/bas65536
TIM2, Tout entier
TIM3, 16 bits Haut, entre 1 et Oui 4 Non
TIM4 bas, haut/bas65536
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Minuterie de contrôle avancé (TIM1)
Le temporisateur de contrôle avancé (TIM1) peut être vu comme un PWM triphasé multiplexé sur 6 canaux. Il
dispose de sorties PWM complémentaires avec des temps morts insérés programmables. Il peut également être
considéré comme une minuterie polyvalente complète. Les 4 canaux indépendants peuvent être utilisés pour
• Capture d'entrée
• Comparaison de sortie •
Génération PWM (modes alignés sur les bords ou au centre) • Sortie
en mode à une impulsion S'il est
configuré comme un temporisateur 16 bits à usage général, il a les mêmes caractéristiques que le temporisateur
TIMx. S'il est configuré en tant que générateur PWM 16 bits, il a une capacité de modulation complète (0100%).
En mode débogage, le compteur de minuterie de contrôle avancé peut être gelé et les sorties PWM désactivées
pour éteindre tout interrupteur d'alimentation piloté par ces sorties.
De nombreuses fonctionnalités sont partagées avec celles des temporisateurs TIM à usage général qui ont la
même architecture. La minuterie de contrôle avancé peut donc fonctionner avec les minuteries TIM via la fonction
Timer Link pour la synchronisation ou le chaînage d'événements.
Temporisateurs à usage général (TIMx)
Il y a jusqu'à trois temporisateurs polyvalents synchronisables intégrés dans les dispositifs de ligne
de performance STM32F103xx. Ces temporisateurs sont basés sur un compteur/décompteur à rechargement
automatique 16 bits, un prédiviseur 16 bits et disposent de quatre canaux indépendants chacun pour la comparaison
de capture/sortie d'entrée, PWM ou sortie en mode une impulsion. Cela donne jusqu'à 12 captures d'entrée/
comparaisons de sortie/PWM sur les plus gros packages.
Les minuteries à usage général peuvent fonctionner avec la minuterie de contrôle avancé via la fonction Timer Link
pour la synchronisation ou le chaînage d'événements. Leur compteur peut être gelé en mode débogage.
N'importe lequel des temporisateurs à usage général peut être utilisé pour générer des sorties PWM. Ils ont tous
une génération de requête DMA indépendante.
Ces temporisateurs sont capables de gérer les signaux de codeur en quadrature (incrémental) et les sorties
numériques d'un à trois capteurs à effet Hall.
Chien de garde indépendant
Le chien de garde indépendant est basé sur un décompteur 12 bits et un prééchelonneur 8 bits. Il est cadencé
à partir d'un RC interne indépendant de 40 kHz et, comme il fonctionne indépendamment de l'horloge principale,
il peut fonctionner en mode Arrêt et Veille. Il peut être utilisé soit comme chien de garde pour réinitialiser l'appareil
lorsqu'un problème survient, soit comme minuteur autonome pour la gestion du délai d'expiration de l'application. Il
est configurable par matériel ou par logiciel via les octets d'option. Le compteur peut être gelé en mode débogage.
Chien de garde de fenêtre
Le chien de garde de la fenêtre est basé sur un décompteur 7 bits qui peut être défini comme s'exécutant librement.
Il peut être utilisé comme chien de garde pour réinitialiser l'appareil lorsqu'un problème survient. Il est cadencé à
partir de l'horloge principale. Il a une capacité d'interruption d'avertissement précoce et le compteur peut être gelé en
mode débogage.
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Minuterie SysTick
Cette minuterie est dédiée au système d'exploitation, mais peut également être utilisée comme décompteur standard. Il
comporte : • Un décompteur 24 bits
• Capacité de rechargement
automatique • Génération d'interruption système masquable lorsque le compteur atteint 0 •
Source d'horloge programmable
2.3.16 Bus I²C
Jusqu'à deux interfaces de bus I²C peuvent fonctionner en mode multimaître et esclave. Ils peuvent prendre en charge
les modes standard et rapide.
Ils prennent en charge l'adressage double esclave (7 bits uniquement) et l'adressage 7/10 bits en mode maître.
Une génération/vérification matérielle de CRC est intégrée.
Ils peuvent être desservis par DMA et prennent en charge le bus SM Bus 2.0/PM.
2.3.17 Émetteurrécepteur synchrone/asynchrone universel (USART)
L'une des interfaces USART est capable de communiquer à des vitesses allant jusqu'à 4,5 Mbit/s. Les autres
interfaces disponibles communiquent jusqu'à 2,25 Mbit/s. Ils assurent la gestion matérielle des signaux CTS
et RTS, le support IrDA SIR ENDEC, sont conformes à la norme ISO 7816 et ont une capacité LIN maître/
esclave.
Toutes les interfaces USART peuvent être desservies par le contrôleur DMA.
2.3.18 Interface périphérique série (SPI)
Jusqu'à deux SPI peuvent communiquer jusqu'à 18 Mbits/s en modes esclave et maître en modes de communication
fullduplex et simplex. Le prédiviseur 3 bits donne 8 fréquences en mode maître et la trame est configurable en 8
bits ou 16 bits. La génération/vérification matérielle du CRC prend en charge les modes de base de la
carte SD/MMC.
Les deux SPI peuvent être desservis par le contrôleur DMA.
2.3.19 Réseau de zone de contrôleur (CAN)
Le CAN est conforme aux spécifications 2.0A et B (actif) avec un débit jusqu'à 1 Mbit/s. Il peut recevoir et transmettre
des trames standard avec des identifiants 11 bits ainsi que des trames étendues avec des identifiants 29 bits. Il dispose
de trois boîtes aux lettres de transmission, de deux FIFO de réception à trois étages et de 14 bancs de filtres évolutifs.
2.3.20 Bus série universel (USB)
La gamme performance STM32F103xx embarque un périphérique périphérique USB compatible avec l'USB fullspeed
12 Mbs. L'interface USB implémente une interface de fonction pleine vitesse (12 Mbit/s). Il dispose d'un paramètre
de point de terminaison configurable par logiciel et d'une prise en charge de la suspension/reprise. L'horloge dédiée
de 48 MHz est générée à partir de la PLL principale interne (la source d'horloge doit utiliser un oscillateur à cristal HSE).
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2.3.21 GPIO (entrées/sorties à usage général)
Chacune des broches GPIO peut être configurée par logiciel comme sortie (pushpull ou opendrain), comme entrée (avec
ou sans pullup ou pulldown) ou comme fonction périphérique alternative. La plupart des broches GPIO sont partagées
avec des fonctions alternatives numériques ou analogiques. Tous les GPIO sont capables de courant élevé.
La configuration de la fonction alternative des E/S peut être verrouillée si nécessaire suivant une séquence
spécifique afin d'éviter toute écriture intempestive dans les registres des E/S.
E/S sur APB2 avec une vitesse de basculement jusqu'à 18 MHz.
2.3.22 ADC (convertisseur analogiquenumérique)
Deux convertisseurs analogiquenumérique 12 bits sont intégrés dans les dispositifs de ligne de performance
STM32F103xx et chaque ADC partage jusqu'à 16 canaux externes, effectuant des conversions en modes monocoup ou
balayage. En mode balayage, la conversion automatique est effectuée sur un groupe sélectionné d'entrées analogiques.
Des fonctions logiques supplémentaires intégrées dans l'interface ADC permettent :
• Échantillonnage et blocage simultanés
• Échantillonnage et blocage entrelacés
• Shunt unique L'ADC
peut être desservi par le contrôleur DMA.
Une fonction de chien de garde analogique permet une surveillance très précise de la tension convertie d'un, de certains
ou de tous les canaux sélectionnés. Une interruption est générée lorsque la tension convertie est en dehors des
seuils programmés.
Les événements générés par les temporisateurs à usage général (TIMx) et le temporisateur de contrôle avancé (TIM1)
peuvent être connectés en interne au déclencheur de démarrage ADC, au déclencheur d'injection et au déclencheur
DMA respectivement, pour permettre à l'application de synchroniser la conversion A/N et minuteries.
2.3.23 Capteur de température
Le capteur de température doit générer une tension qui varie linéairement avec la température. La plage de conversion
est comprise entre 2 V < VDDA < 3,6 V. Le capteur de température est connecté en interne au canal d'entrée
ADC12_IN16 qui est utilisé pour convertir la tension de sortie du capteur en une valeur numérique.
2.3.24 Port de débogage JTAG de fil série (SWJDP)
L'interface Arm SWJDP est intégrée. et est un port combiné de débogage JTAG et de fil série qui permet de connecter
un débogage de fil série ou une sonde JTAG à la cible.
Les broches JTAG TMS et TCK sont partagées avec SWDIO et SWCLK, respectivement, et une séquence spécifique
sur la broche TMS est utilisée pour basculer entre JTAGDP et SWDP.
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STM32F103x8, STM32F103xB Brochages et description des broches
3 Brochages et description des broches
Figure 3. Ballout LFBGA100 de la gamme de performances STM32F103xx
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Brochages et description des broches STM32F103x8, STM32F103xB
Figure 4. Brochage LQFP100 de la gamme de performances STM32F103xx
VDD_3 VSS_3 PB3 PB4 PB5 PB6 PB7 BOOT0PB8 PB9 PE0 PE1 PD7 PD4 PD5 PD6 PD0 PD1 PD2 PD3 PC12 PC11 PC10 PA15 PA14
100
76
77
78
79
80
81
82
83
84
85
86
87
88
89
90
91
92
93
94
95
96
97
98
99
PE2 75 VDD_2

PE3 1 74 VSS_2
PE4 2 73 NC
PE5 3 72 PA 13
PE6 4 71 AP 12
VBAT 5 70 PA 11
PC13TAMPERRTC 6 69 PA 10
PC14OSC32_IN 7 68 PA 9
PC15OSC32_OUT 8 67 PA 8
VSS_5 9 66 PC9
VDD_5 10 65 PC8
OSC_IN 11 64 PC7
LQFP100 PC6
OSC_OUT 12 63
NRST 13 62 PD15
PC0 14 61 PD14
PC1 15 60 PD13
PC2 16 59 PD12
PC3 17 58 PD11
VSSA 18 57 PD10
VREF 19 56 PD9
VREF+ 20 55 PD8
VDDA 21 54 PB15
PA0WKUP 22 53 PB14
PA1 23 52 PB13
PA2 24 25 51 PB12
49
48
47
46
45
44
43
42
41
40
39
38
37
36
35
34
33
32
31
30
50
29
28
27
26
PA3 PE9 PE8 PE7 PB2 PB1 PB0 PC5 PC4 PA7 PA6 PA5 PA4
PE10 PE11 PE12 PE13 PE14 PE15 PB10 PB11
VDD_4VSS_4 VDD_1 VSS_1
ai14391
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Figure 5. Brochage UFBGA100 de la gamme de performances STM32F103xx
1 2 3 4 5 6 7 8 9 dix 11 12
PE3 PE1 PB8 BOOT0 PD7 PD5 PB4 PB3 PA15 PA14 PA13 PA12
UN
B PE4 PE2 PB9 PB7 PB6 PD6 PD4 PD3 PD1 PC12 PC10 PA11
C PC13 PE5 PE0 VDD_3 PB5 PD2 PD0 PC11 NC PA10

RTC_TAMPER
D PC14 PE6 VSS_3 PA9 PA8 PC9
OSC32_IN
E PC15 VBAT PC8 PC7 PC6
VSS_4
OSC32_OUT
F OSC_IN VSS_5 VSS_2 VSS_1
g VDD_5 VDD_2 VDD_1

OSC_OUT
H PC0 NRST VDD_4 PD15 PD14 PD13
J VSSA PC1 PC2 PD12 PD11 PD10
K VREF PC3 PA2 PA5 PC4 PD9 PD8 PB15 PB14 PB13
L VREF+ PA0 PA3 PA6 PC5 PB2 PE8 PE10 PE12 PB10 PB11 PB12
WKUP1
M VDDA PA1 PA4 PA7 PB0 PB1 PE7 PE9 PE11 PE13 PE14 PE15
MS30481V1
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Figure 6. Brochage LQFP64 de la gamme de performances STM32F103xx
VDD_3 VSS_3 PB

9 PB
8 BOO
T
0 PB
7 PB
6 BP
5 PB
4 BP
3 PD2 PC12 PC11 PC10 PA
15 PA
14
VBAT 1 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 4948 VDD_2

PC13TAMPERRTC 2 47 VSS_2
PC 14O SC 32_IN 3 46 PA 13
PC 15O SC 32_OUT 4 45 AP 12
P D0OS C_IN 5 44 PA 11
P D1OS C_OUT 6 43 PA 10
NRST 7 42 PA 9
PC0 8 41 PA 8
PC1 9
LQFP64 40 PC9
PC2 dix 39 PC8
PC3 11 38 PC7
VSSA 12 37 PC6
VDDA 13 36 BP 15
PA 0SEM JUSQU'À 14 35 CP 14
PA 1 15 34 CP 13
PA 2 16 33 PB 12
17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32
PA
3 PA
4 PA
5 AP
6 PA
7 PB
0 BP
1 PB
2
PC4 PC5
PB1
0 PB1
1
VSS_4 VDD_4 VDD_1 VSS_1
ai14392
24/116 DS5319 Rév 18
Figure 7. Ligne de performances STM32F103xx Ballout TFBGA64
1 2 3 4 5 6 7 8
PC14 PC13
UN PB9 PB4 PB3 PA15 PA14 PA13
OSC32_IN TAMPERRTC
PC15
B VBAT PB8 BOOT0 PD2 PC11 PC10 PA12
OSC32_OUT
C OSC_IN PB7 PB5 PC12 PA10 PA9

VSS_4 PA11
D OSC_OUT VDD_4 PB6 VSS_3 VSS_2 VSS_1 PA8 PC9
E NRST PC1 PC0 VDD_3 VDD_2 VDD_1 PC7 PC8
V ASS PC2 PA2 PA5 PB0 PC6 PB15 PB14

F
g VREF+ PA0WKUP PA3 PA6 PB1 PB2 PB10 PB13
H VDDA PA1 PA4 PA7 PC4 PC5 PB11 PB12
AI15494
DS5319 Rév 18 25/116
115
Figure 8. Brochage LQFP48 de la ligne de performance STM32F103xx
VDD_3 VSS_3 PB3 PB4 PB5 PB6 PB7 BOOT0PB8 PB9 PA15 PA14
48 47 46 45 44 43 42 41 40 39 38 37 36
VBAT VDD_2
PC13TAMPERRTC 1 2 35 VSS_2
PC14OSC32_IN 3 34 PA13
PC15OSC32_OUT 4 33 PA12
PD0OSC_IN 5 32 PA11
PD1OSC_OUT 6 LQFP48 31 PA10
NRST 7 30 PA9
VSSA 8 29 PA8
VDDA 9 28 PB15
PA0WKUP 27 PB14
PA1 26 PB13
PA2 10 11 12 25 23 24 13 14 15 16 17 18 19 20 PB12
21 22
PB2 PB1 PB0 PA7 PA6 PA5 PA4 PA3

PB10 PB11
VDD_1 VSS_1
ai14393b
Figure 9. Brochage UFQFPN48 de la gamme de performances STM32F103xx
VDD_3 VSS_3 PB9 BOOT0PB8 PB7 PB6 PB5 PB4 PB3 PA15 PA14
48 47 46 45 44 43 42 41 40 39 38 37 36 1
VBAT VDD_2
PC13TAMPERRTC 2 35 VSS_2
PC14OSC32_IN 3 34 PA13
4 33 PA12
PC15OSC32_OUT
5 32 PA11
PD0OSC_IN
6 31 PA10
PD1OSC_OUT QFPN48
NRST 7 30 PA9
VSSA 8 29 PA8
VDDA
28 PB15
27
PA0WKUP 9 10 PB14
26
PA1
11 PB13
25
PA2
12
13 14 15 16 17 18 19 20 21 22 23 24
PB12
PB1 PB0 PA7 PA6 PA5 PA4 PA3 PB2

PB10 PB11
VDD_1 VSS_1
MS31472V1
26/116 DS5319 Rév 18
Figure 10. Brochage VFQFPN36 de la ligne de performances STM32F103xx
VSS_3 BOOT0 PB7 PB6 PB5 PB4 PB3 PA15 PA14
36 35 34 33 32 31 30 29 28
VDD_3 1 27 VDD_2
OSC_IN/PD0 2 26 VSS_2
OSC_OUT/PD1 3 25 PA13
NRST 4 24 PA12
QFN36
VSSA 5 23 PA11
VDDA 6 22 PA10
PA0WKUP 7 21 PA9
PA1 8 20 PA8
PA2 9 19 VDD_1
10 11 12 13 14 15 16 17 18
PA3 PA4 PA5 PA6 PA7 PB0 PB1 PB2

VSS_1
ai14654
DS5319 Rév 18 27/116
115
Tableau 5. Définitions des broches STM32F103xx à densité moyenne
Épingles Fonctions alternatives(4)
Type
1)
Principal
LQFP64
Nom de la broche Niveau
S(2)
E/
fonction(3)
Défaut
UFBG100
LQFP100
Remapper
TFBGA64
(après réinitialisation)
LFBGA100
VFQFPN36
UFQFPN48
LQFP48/
A3 B2 1 PE2 E/S FT PE2 TRACECK
B3 A1 2 PE3 E/S FT PE3 TRACÉ0
C3 B1 3 PE4 E/S FT PE4 TRACÉ1
D3 C2 4 PE5 E/S FT PE5 TRACÉ2
E3 D2 5 PE6 E/S FT PE6 TRACÉ3

B2 E2 1 B2 1 6 VBAT S VBAT
PC13SABOTAGE
A2 C1 2 A2 2 7 E/S PC13(6) TAMPERRTC
RTC(5)
A1 D1 3 A1 3 8 CP14(6)
E/S PC14OSC32_IN(5) OSC32_IN
PC15
B1 E1 4 B1 4 9 E/S CP15(6) OSC32_OUT
OSC32_OUT(5)
C2 F2 dix
VSS_5 S VSS_5
D2 G2 11
VDD_5 S VDD_5
C1 F1 5 C1 5 12 2 PD0(7)
OSC_IN je
OSC_IN
D1 G1 6 D1 6 13 3 OSC_OUT OOSC_OUT PD1(7)
E1 H2 7 E1 7 14 4 NRST E/S NRST
F1 H1 E3 8 15 PC0 E/S PC0

ADC12_IN10
F2 J2 E2 9 16 PC1 E/S PC1

ADC12_IN11
E2 J3 F2 10 17 PC2 E/S PC2

ADC12_IN12
F3 K2 (8) 11 18 PC3 E/S PC3

ADC12_IN13

G1 J1 8 F1 12 19 5 VSSA S VSSA

H1 K1 20 VREF S VREF

J1 L1 G1(8) 21 VREF+ S VREF+

K1 M1 9 H1 13 22 6 VDDA S VDDA
28/116 DS5319 Rév 18
Tableau 5. Définitions des broches STM32F103xx moyenne densité (suite)
Fonction
Type
1)
Nom de la broche principale(3)
Niveau
S(2)
E/
Défaut
LQFP64
Remapper
LQFP100
UFBG100 TFBGA64
LFBGA100
VFQFPN36
UFQFPN48
LQFP48/
WKUP/
USART2_CTS(9)/
G2 L2 10 G2 14 23 7 E/S PA0WKUP PA0 ADC12_IN0/
TIM2_CH1_
RTE(9)
USART2_RTS(9)/
S2 M2 11 S2 15 24 8 PA1 E/S PA1 ADC12_IN1/
TIM2_CH2(9)
USART2_TX(9)/
J2 K3 12 F3 16 25 9 PA2 E/S PA2 ADC12_IN2/
TIM2_CH3(9)
USART2_RX(9)/
K2 L3 13 G3 17 26 10 PA3 E/S PA3 ADC12_IN3/
TIM2_CH4(9)
E4 E3 C2 18 27
VSS_4 S VSS_4
F4 H3 D2 19 28
VDD_4 S VDD_4
SPI1_NSS(9)/
G3 M3 14 H3 20 29 11 PA4 E/S PA4 USART2_CK(9)/
ADC12_IN4
H3 K4 15 F4 21 30 12 PA5 E/S PA5 SPI1_SCK(9)/

ADC12_IN5
SPI1_MISO(9)/
J3 L4 16 G4 22 31 13 PA6 E/S PA6 ADC12_IN6/ TIM1_BKIN
TIM3_CH1(9)
SPI1_MOSI(9)/
K3 M4 17 H4 23 32 14 PA7 E/S PA7 ADC12_IN7/ TIM1_CH1N
TIM3_CH2(9)
G4 K5 H5 24 33 PC4 E/S PC4 ADC12_IN14
H4 L5 H6 25 34 PC5 E/S PC5 ADC12_IN15
J4 M5 18 F5 26 35 15 PB0 E/S PB0 ADC12_IN8/

TIM1_CH2N
TIM3_CH3(9)
K4 M6 19 G5 27 36 16 PB1 E/S PB1 ADC12_IN9/

TIM1_CH3N
TIM3_CH4(9)
DS5319 Rév 18 29/116
115
Type
1)
Fonction
S(2)
E/
principale(3)
LQFP64
Défaut
UFBG100 LQFP100
Remapper
TFBGA64
LFBGA100
VFQFPN36
UFQFPN48
LQFP48/
G5 L6 20 G6 28 37 17 PB2 E/S FT PB2/BOOT1
H5 M7 38 PE7 E/S FT PE7 TIM1_ETR

J5 L7 39 PE8 E/S FT PE8 TIM1_CH1N
K5 M8 40 PE9 E/S FT PE9 TIM1_CH1
G6 L8 41 PE10 E/S FT PE10 TIM1_CH2N
H6 M9 42 PE11 E/S FT PE11 TIM1_CH2
J6 L9 43 PE12 E/S FT PE12 TIM1_CH3N
K6 M10 44 PE13 E/S FT PE13 TIM1_CH3
G7 M11 45 PE14 E/S FT PE14 TIM1_CH4
H7 M12 46 PE15 E/S FT PE15 TIM1_BKIN
J7 L10 21 G7 29 47 PB10 E/S FT PB10 I2C2_SCL/

TIM2_CH3
USART3_TX(9)
K7 L11 22 H7 30 48 PB11 E/S FT PB11 I2C2_SDA/

TIM2_CH4
USART3_RX(9)
E7 F12 23 D6 31 49 18 VSS_1 S VSS_1
F7 G12 24 E6 32 50 19 VDD_1 S VDD_1
SPI2_NSS/
K8 L12 25 H8 33 51 PB12 E/S FT PB12 I2C2_SMBAl/
USART3_CK(9)/
TIM1_BKIN(9)
SPI2_SCK/
J8 K12 26 G8 34 52 PB13 E/S FT PB13 USART3_CTS(9)/
TIM1_CH1N (9)
SPI2_MISO/
H8 K11 27 F8 35 53 PB14 E/S FT PB14 USART3_RTS(9)
TIM1_CH2N (9)
G8 K10 28 F7 36 54 PB15 E/S FT PB15 SPI2_MOSI/

TIM1_CH3N(9)
K9 K9 55 PD8 E/S FT PD8 USART3_TX
J9 K8 56 PD9 E/S FT PD9 USART3_RX
30/116 DS5319 Rév 18
Type
1)
Fonction
S(2)
E/
principale(3)
LQFP64
Défaut
UFBG100 LQFP100
Remapper
TFBGA64
LFBGA100
VFQFPN36
UFQFPN48
LQFP48/
H9 J12 57 PD10 E/S FT PD10 USART3_CK

G9 J11 58 PD11 E/S FT PD11 USART3_CTS
K10 J10 59 PD12 E/S FT PD12 TIM4_CH1 /

USART3_RTS
J10 H12 60 PD13 E/S FT PD13 TIM4_CH2
H10 H11 61 PD14 E/S FT PD14 TIM4_CH3
G10 H10 62 PD15 E/S FT PD15 TIM4_CH4
F10 E12 F6 37 63 PC6 E/S FT PC6 TIM3_CH1
E10 E11 E7 38 64 PC7 E/S FT PC7 TIM3_CH2
F9 E10 E8 39 65 PC8 E/S FT PC8 TIM3_CH3
E9 D12 D8 40 66 PC9 E/S FT PC9 TIM3_CH4
USART1_CK/
D9 D11 29 D7 41 67 20 PA8 E/S FT PA8 TIM1_CH1(9)/
MCO
C9 D10 30 C7 42 68 21 PA9 E/S FT PA9 USART1_TX(9)/

TIM1_CH2(9)
D10 C12 31 C6 43 69 22 PA10 E/S FT PA10 USART1_RX(9)/

TIM1_CH3(9)
USART1_CTS/
CANRX(9)/
C10 B12 32 C8 44 70 23 PA11 E/S FT PA11
USBDM/
TIM1_CH4(9)
USART1_RTS/
CANTX(9)
B10 A12 33 B8 45 71 24 PA12 E/S FT PA12
/USBDP
TIM1_ETR(9)
A10 A11 34 A8 46 72 25 PA13 E/S FT JTMS/SWDIO PA13
F8 C11 73 Pas connecté
E6 F11 35 D5 47 74 26 VSS_2 S VSS_2
F6 G11 36 E5 48 75 27 VDD_2 S VDD_2
DS5319 Rév 18 31/116
115
Type
1)
Fonction
S(2)
E/
principale(3)
LQFP64
Défaut
UFBG100 LQFP100
Remapper
TFBGA64
LFBGA100
VFQFPN36
UFQFPN48
LQFP48/
A9 A10 37 A7 49 76 28 PA14 E/S FT JTCK/SWCLK PA14
TIM2_CH1_
A8 A9 38 A6 50 77 29 PA15 E/S FT JTDI ETR/PA15
/SPI1_NSS
B9 B11 B7 51 78 PC10 E/S FT PC10 USART3_TX
B8 C10 B6 52 79 PC11 E/S FT PC11 USART3_RX
C8 B10 C5 53 80 PC12 E/S FT PC12 USART3_CK
D8 C9 C1 81 2 PD0 E/S FT PD0 CANRX
E8 B9 D1 82 3 PD1 E/S FT PD1 CANTX
B7 C8 B5 54 83 PD2 E/S FT PD2 TIM3_ETR
C7 B8 84 PD3 E/S FT PD3 USART2_CTS

D7 B7 85 PD4 E/S FT PD4 USART2_RTS
B6 A6 86 PD5 E/S FT PD5 USART2_TX
C6 B6 87 PD6 E/S FT PD6 USART2_RX
D6 A5 88 PD7 E/S FT PD7 USART2_CK
TIM2_CH2 /
PB3
A7 A8 39 A5 55 89 30 PB3 E/S FT JTDO
TRACESWO
SPI1_SCK
TIM3_CH1/
A6 A7 40 A4 56 90 31 PB4 E/S FT JNTRST PB4/
SPI1_MISO
C5 C5 41 C4 57 91 32 PB5 E/S PB5 TIM3_CH2 /

I2C1_SMBAl
SPI1_MOSI
B5 B5 42 D3 58 92 33 PB6 E/S FT PB6 I2C1_SCL(9)/

USART1_TX
TIM4_CH1(9)
A5 B4 43 C3 59 93 34 PB7 E/S FT PB7 I2C1_SDA(9)/

USART1_RX
TIM4_CH2(9)
D5 A4 44 B4 60 94 35 BOOT0 je BOOT0
32/116 DS5319 Rév 18
Type
1) Fonction
LQFP64
S(2)
E/ principale(3)
Défaut
UFBG100 LQFP100
TFBGA64
Remapper
LFBGA100
VFQFPN36
UFQFPN48
LQFP48/
B4 A3 45 B3 61 95 PB8 E/S FT PB8 I2C1_SCL /

TIM4_CH3(9) CANRX
A4 B3 46 A3 62 96 PB9 E/S FT PB9 I2C1_SDA/

TIM4_CH4(9) CANTX
D4 C3 97 PE0 E/S FT PE0 TIM4_ETR
C4 A2 98 PE1 E/S FT PE1
E5 D3 47 D4 63 99 36 VSS_3 S VSS_3
F5 C4 48 E4 64 100 1 VDD_3 S VDD_3
1. I = entrée, O = sortie, S = alimentation.
2. FT = 5 V tolérant.
3. La disponibilité des fonctions dépend de l'appareil choisi. Pour les appareils ayant un nombre de périphériques réduit, c'est toujours le nombre de périphériques
le plus faible qui est inclus. Par exemple, si un appareil n'a qu'un seul SPI et deux USART, ils sont appelés respectivement SPI1 et USART1 et USART2.
Reportezvous au tableau 2.
4. Si plusieurs périphériques partagent la même broche d'E/S, pour éviter tout conflit entre ces fonctions alternatives, un seul périphérique doit être activé à la
fois via le bit d'activation d'horloge périphérique (dans le registre d'activation d'horloge périphérique RCC correspondant).
5. PC13, PC14 et PC15 sont alimentés via l'interrupteur d'alimentation. Étant donné que le commutateur ne consomme qu'une quantité limitée de courant
(3 mA), l'utilisation des GPIOs PC13 à PC15 en mode sortie est limitée : la vitesse ne doit pas dépasser 2 MHz avec une charge maximale de 30 pF et
ces IOs ne doivent pas être utilisées comme source de courant (par exemple pour piloter une LED) .
6. Fonction principale après la première mise sous tension du domaine de sauvegarde. Plus tard, cela dépend du contenu des registres de sauvegarde même
après réinitialisation (car ces registres ne sont pas réinitialisés par la réinitialisation principale). Pour plus de détails sur la gestion de ces E/S, reportezvous
aux sections de description du domaine de sauvegarde de la batterie et du registre BKP dans le manuel de référence STM32F10xxx, disponible sur le
site Web de STMicroelectronics : www.st.com.
7. Les broches numéro 2 et 3 dans le package VFQFPN36, 5 et 6 dans les packages LQFP48, UFQFP48 et LQFP64, et C1 et C2 dans le package TFBGA64
sont configurées comme OSC_IN/OSC_OUT après la réinitialisation, cependant la fonctionnalité de PD0 et PD1 peut être remappé par logiciel sur ces
broches. Pour le package LQFP100, PD0 et PD1 sont disponibles par défaut, il n'est donc pas nécessaire de remapper. Pour plus de détails, reportez
vous à la section de configuration d'E/S de fonction alternative et de débogage dans le manuel de référence STM32F10xxx.
L'utilisation de PD0 et PD1 en mode sortie est limitée car ils ne peuvent être utilisés qu'à 50 MHz en mode sortie.
8. Contrairement au package LQFP64, il n'y a pas de PC3 dans le package TFBGA64. La fonctionnalité VREF+ est fournie à la place.
9. Cette fonction alternative peut être remappée par logiciel sur d'autres broches de port (si disponible sur le package utilisé). Pour plus de détails, reportezvous
à la section E/S de fonction alternative et configuration de débogage dans le manuel de référence STM32F10xxx, disponible sur le site Web de
STMicroelectronics : www.st.com.
DS5319 Rév 18 33/116
115
Cartographie de la mémoire STM32F103x8, STM32F103xB
4 Cartographie de la mémoire
La carte mémoire est illustrée à la figure 11.
Figure 11. Carte mémoire
Espace mémoire APB
réservé
réservé
réservé
CRC
7
réservé
Cortex M3 Interne
Interface flash
Périphériques
réservé
RCC
6 réservé
DMA
réservé
USART1
réservé
5 SPI1
TIM1
ADC2
ADC1
réservé
4 Orifice E
réservé
Orifice D
Octets d'options
Orifice C
Orifice B
3 Mémoire système
Orifice A
EXTI
AFIO
réservé
REP
2 BKP
réservé
réservé
Périphériques bxCAN
partagé 512 octets
USB/CAN SRAM
Registres USB
1 I2C2
I2C1
SRAM
réservé
USART3
USART2
0 Mémoire flash réservé
SPI2
Aliasé à Flash ou à la mémoire réservé
système selon
IWDG
Épingles BOOT
WWDG
RTC
réservé
Réservé
TIM4
TIM3
TIM2
ai14394f
34/116 DS5319 Rév 18
STM32F103x8, STM32F103xB Caractéristiques électriques
5 Caractéristiques électriques
5.1 Conditions de paramètre
Sauf indication contraire, toutes les tensions sont référencées à VSS.
5.1.1 Valeurs minimales et maximales
Sauf indication contraire, les valeurs minimales et maximales sont garanties dans les pires conditions de température ambiante,
de tension d'alimentation et de fréquences par des tests en production sur 100 % des appareils avec une température ambiante
à TA = 25 °C et TA = TAmax (donnée par la plage de température sélectionnée).
Les données basées sur les résultats de caractérisation, la simulation de conception et/ou les caractéristiques technologiques
sont indiquées dans les notes de bas de tableau et ne sont pas testées en production. Sur la base de la
caractérisation, les valeurs minimales et maximales se réfèrent à des tests d'échantillons et représentent la valeur moyenne plus
ou moins trois fois l'écart type (moyenne ± 3σ).
5.1.2 Les valeurs typiques
Sauf indication contraire, les données typiques sont basées sur TA = 25 °C, VDD = 3,3 V (pour la plage de tension 2 V
VDD 3,6 V). Ils ne sont donnés qu'à titre indicatif et ne sont pas testés.
Les valeurs de précision ADC typiques sont déterminées par la caractérisation d'un lot d'échantillons d'un lot de diffusion
standard sur toute la plage de température, où 95 % des appareils ont une erreur inférieure ou égale à la valeur indiquée
(moyenne ± 2σ).
5.1.3 Courbes typiques
Sauf indication contraire, toutes les courbes typiques sont données uniquement à titre indicatif et ne sont pas testées.
5.1.4 Condensateur de charge
Les conditions de chargement utilisées pour la mesure des paramètres de broche sont illustrées à la Figure 12.
5.1.5 Tension d'entrée de broche
La mesure de la tension d'entrée sur une broche de l'appareil est décrite à la figure 13.
Figure 12. Conditions de chargement des broches Figure 13. Tension d'entrée des broches
Broche STM32F103xx Broche STM32F103xx
C = 50 pF
NIV
ai14141 ai14142
DS5319 Rév 18 35/116
115
Caractéristiques électriques STM32F103x8, STM32F103xB
5.1.6 Schéma d'alimentation
Figure 14. Schéma d'alimentation
VBAT
1.8 3.6V Interrupteur Circuit de sauvegarde (OSC32K,

RTC, registres de sauvegarde,
Logique de réveil)
DEHORS
IO
E/S GP Décaleur
niveau
de
Logique
DANS
Logique du noyau
(CPU, Numérique &
VDD
Souvenirs)
VDD
1/2/3/4/5
Régulateur
5 × 100nF VSS
+ 1 × 4,7 μF 1/2/3/4/5
VDD
VDDA
VREF
10 nF + 1 VREF+
μF 10 nF + 1 CAN/
CAD
μF VREF
Analogique : RC, PLL,...
VSSA
ai14125d
Attention : Dans la Figure 14, le condensateur de 4,7 µF doit être connecté à VDD3.
5.1.7 Mesure de la consommation de courant
Figure 15. Schéma de mesure de la consommation de courant
Je DD_VBAT
VBAT
je DD
VDD
VDDA
ai14126
36/116 DS5319 Rév 18
5.2 Notes maximales absolues
Les contraintes supérieures aux valeurs nominales maximales absolues répertoriées dans les tableaux 6, 7 et 8
peuvent endommager l'appareil de manière permanente. Ce ne sont que des cotes de contrainte et le
fonctionnement fonctionnel de l'appareil dans ces conditions n'est pas implicite. L'exposition à des conditions
nominales maximales pendant des périodes prolongées peut affecter la fiabilité de l'appareil.
Tableau 6. Caractéristiques de tension
Symbole Notes Min Unité maximale
VDD VSS Tension d'alimentation principale externe (y compris VDDA et VDD) (1) –0,3 4.0
Tension d'entrée sur broche tolérante 5 V VSS  0
,3 VDD  4
,0 V
NIV(2)
Tension d'entrée sur n'importe quelle autre broche VSS 0.3 4.0
50
| VDDx| Variations entre les différentes broches d'alimentation VDD
mV
|VSSX VSS| Variations entre toutes les différentes broches de masse 50
Voir Section 5.3.11
VESD(HBM) Tension de décharge électrostatique (modèle du corps humain)
1. Toutes les broches d'alimentation principale (VDD, VDDA) et de masse (VSS, VSSA) doivent toujours être connectées à
l'alimentation externe, dans la plage autorisée.
2. Le VIN maximum doit toujours être respecté. Reportezvous au tableau 7 pour le courant injecté maximal autorisé
valeurs.
Tableau 7. Caractéristiques actuelles
Symbole Notes Max. Unité
IVDD Courant total dans les lignes électriques VDD/VDDA (source)(1) 150
IVSS Courant total sortant des lignes de masse VSS (puits)(1) 150
Courant de sortie absorbé par n'importe quelle entrée/sortie et broche de contrôle 25
IIO
Source de courant de sortie par n'importe quelle entrée/sortie et broche de contrôle  25 mA
Courant injecté sur des broches tolérantes à cinq volts(3) 5/+0
IINJ(BROCHE)(2)
Courant injecté sur toute autre broche(4) ± 5
IINJ(PIN) Courant injecté total (somme de toutes les E/S et broches de contrôle)(5) ± 25
1. Toutes les broches d'alimentation principale (VDD, VDDA) et de masse (VSS, VSSA) doivent toujours être connectées à
l'alimentation externe, dans la plage autorisée.
2. L'injection négative perturbe les performances analogiques de l'appareil. Voir la note de bas de page 2 du tableau 48.
3. L'injection positive n'est pas possible sur ces E/S. Une injection négative est induite par VIN<VSS. IINJ(NIP) doit
ne jamais être dépassé. Reportezvous au tableau 6 pour les valeurs de tension d'entrée maximales autorisées.
4. Une injection positive est induite par VIN > VDD, tandis qu'une injection négative est induite par VIN < VSS.
IINJ(PIN) ne doit jamais être dépassé. Reportezvous au tableau 6 pour les valeurs de tension d'entrée maximales autorisées.
5. Lorsque plusieurs entrées sont soumises à une injection de courant, le maximum IINJ(PIN) est la somme absolue des
courants injectés positifs et négatifs (valeurs instantanées).
Tableau 8. Caractéristiques thermiques
Symbole Notes Valeur Unité
TSTG Plage de température de stockage –65 à +150

°C
TJ Température de jonction maximale 150
DS5319 Rév 18 37/116
115
5.3 Des conditions de fonctionnement
5.3.1 Conditions générales de fonctionnement
Tableau 9. Conditions générales de fonctionnement
Symbole Paramètre Conditions Unité Min Max
fHCLK 0 72
Fréquence d'horloge interne AHB
fPCLK1 0 36 MHz
Fréquence d'horloge interne APB1
fPCLK2 0 72
Fréquence d'horloge interne APB2
VDD 2 3.6
Tension de fonctionnement standard
Tension de fonctionnement analogique
2 3.6
(1) (ADC non utilisé) Doit être au même potentiel que
VDDA V
Tension de fonctionnement analogique VDD(2)
2.4 3.6
(CAN utilisé)
VBAT 1.8 3.6

Tension de fonctionnement de secours
E/S standards –0,3 VDD+

0,3
2 V < VDD  3,6 V –0,3 5.5 V

NIV Tension d'entrée E/S
FT IO(3)
VDD = 2 V –0,3 5.2
BOOT0 0 5.5
LFBGA100 454
LQFP100 434
UFBGA100 339
Dissipation de puissance à TFBGA64 308

DP TA = 85 °C pour le suffixe 6 ou mW
LQFP64 444
TA = 105 °C pour le suffixe 7(4)
LQFP48 363
UFQFPN48 624
VFQFPN36 1000
Puissance dissipée maximale –40 85
Température ambiante pour la
version à 6 suffixes –40 105
Dissipation de faible puissance(5)
AT
Température ambiante pour la Puissance dissipée maximale –40 105
°C
version à 7 suffixes –40 125
Dissipation de faible puissance(5)
Version à 6 suffixes –40 105
TJ Plage de température de jonction
Version à 7 suffixes –40 125
1. Lorsque l'ADC est utilisé, reportezvous au Tableau 46.
2. Il est recommandé d'alimenter VDD et VDDA à partir de la même source. Une différence maximale de 300 mV entre VDD et VDDA
peut être tolérée pendant la mise sous tension et le fonctionnement.
3. Pour maintenir une tension supérieure à VDD + 0,3 V, les résistances pullup/pulldown internes doivent être désactivées.
4. Si TA est inférieur, des valeurs PD supérieures sont autorisées tant que TJ ne dépasse pas TJmax (voir Section 6.9).
5. En état de dissipation de faible puissance, TA peut être étendu à cette plage tant que TJ ne dépasse pas TJmax (voir
article 6.9).
38/116 DS5319 Rév 18
5.3.2 Conditions de fonctionnement à la mise sous/hors tension
Sous réserve des conditions générales d'exploitation pour TA.
Tableau 10. Conditions de fonctionnement à la mise sous/hors tension
Symbole Paramètre Conditions Min Max Unité
Taux de temps de montée VDD 0
tVDD µs/V
Taux de temps de chute VDD 20
5.3.3 Caractéristiques du bloc de réinitialisation et de contrôle de puissance intégré
Les paramètres indiqués dans le tableau 11 sont dérivés d'essais effectués dans des conditions de température
ambiante et de tension d'alimentation VDD résumées dans le tableau 9.
Tableau 11. Caractéristiques du bloc de réinitialisation et de contrôle de l'alimentation intégré
Symbole Paramètre Conditions Min Type Max Unité
PLS[2:0] = 000 (front montant) 2,10 2,18 2,26
PLS[2:0] = 000 (front descendant) 2,00 2,08 2,16
Sélection du niveau du PLS[2:0] = 011 (front descendant) 2,28 2,38 2,48
VPVD V
détecteur de tension programmable
100 mV
VPVDhyst(2) Hystérésis PVD
Front descendant 1.8(1) 1,88 1,96

Seuil de réinitialisation de
VPOR/PDR V
mise sous/hors tension
Front montant 1,84 1,92 2,0
40 mV
VPDRhyst(2) Hystérésis PDR
TRSTTEMPO(2) Réinitialiser la temporisation 1.0 2.5 4,5 ms
1. Le comportement du produit est spécifié par conception jusqu'à la valeur minimale VPOR/PDR .
2. Spécifié par conception, non testé en production.
DS5319 Rév 18 39/116
115
5.3.4 Tension de référence intégrée
Les paramètres indiqués dans le tableau 12 sont dérivés d'essais effectués dans des conditions de
température ambiante et de tension d'alimentation VDD résumées dans le tableau 9.
Tableau 12. Tension de référence interne intégrée
–40 °C < TA < +105 °C 1,16 1,20 1,26
VREFINT Tension de référence interne V
–40 °C < TA < +85 °C 1,16 1,20 1,24
Temps d'échantillonnage ADC
TS_vrefint(1) lors de la lecture de la tension de 5.1 17.1(2) µs
référence interne
Tension de référence
VRERINT(2) interne répartie sur la température 10 mV
VDD = 3 V ±10 mV
gamme
100 ppm/°C
TCoeff(2) Coefficient de température
1. Le temps d'échantillonnage le plus court peut être déterminé dans l'application par plusieurs itérations.
5.3.5 Caractéristiques du courant d'alimentation
La consommation de courant est fonction de plusieurs paramètres et facteurs tels que la tension de fonctionnement, la
température ambiante, le chargement des broches d'E/S, la configuration du logiciel de l'appareil, les fréquences de
fonctionnement, le taux de commutation des broches d'E/S, l'emplacement du programme dans la mémoire et le code binaire exécuté.
La consommation de courant est mesurée comme décrit dans la Figure 15.
Toutes les mesures de consommation de courant en mode Run données dans cette section sont effectuées
avec un code réduit qui donne une consommation équivalente au code Dhrystone 2.1.
Consommation de courant maximale
Le MCU est placé dans les conditions suivantes :
• Toutes les broches d'E/S sont en mode d'entrée avec une valeur statique à VDD ou VSS (pas de charge)
• Tous les périphériques sont désactivés sauf mention explicite
• Le temps d'accès à la mémoire Flash est ajusté à la fréquence fHCLK (0 état d'attente de 0 à 24 MHz, un état
d'attente de 24 à 48 MHz et deux états d'attente cidessus)
• Prefetch à ON (rappel : ce bit doit être positionné avant le réglage de l'horloge et la préscaling du bus)
• Lorsque les périphériques sont activés fPCLK1 = fHCLK / 2, fPCLK2 = fHCLK
Les paramètres indiqués dans le Tableau 13, le Tableau 14 et le Tableau 15 sont dérivés d'essais effectués
dans des conditions de température ambiante et de tension d'alimentation VDD résumées dans le Tableau 9.
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Tableau 13. Consommation maximale de courant en mode Run, code avec traitement de données exécuté à
partir de Flash
Max(1)
Symbole Paramètre Conditions fHCLK Unité
AT = 85 °C AT = 105 °C
72 MHz 50,0 50.3
48 MHz 36.1 36.2
36 MHz 28.6 28,7

Horloge externe(2), tous
les périphériques activés 24 MHz 19.9 20.1
16 MHz 14.7 14.9
8 MHz 8.6 8.9

Courant d'alimentation en
IDD mA
Mode course 72 MHz 32,8 32,9
48 MHz 24.4 24,5
36 MHz 19.8 19.9

les périphériques désactivés 24 MHz 13.9 14.2
16 MHz 10.7 11.0
8 MHz 6.8 7.1
1. Évalué par caractérisation, non testé en production, sauf indication contraire.
2. L'horloge externe est de 8 MHz et la PLL est activée lorsque fHCLK > 8 MHz.
Tableau 14. Consommation maximale de courant en mode Run, code avec traitement des données exécuté à
partir de la RAM
Max(1)
Paramètre de symbole Conditions fHCLK Unité
AT = 85 °C AT = 105 °C
72 MHz 48 50
48 MHz 31,5 32
36 MHz 24 25,5
les périphériques activés 24 MHz 17.5 18
16 MHz 12.5 13
Courant 8 MHz 7.5 8

IDD d'alimentation en mA
Mode course 72 MHz 29 29,5
48 MHz 20,5 21
36 MHz 16 16.5
les périphériques désactivés 24 MHz 11.5 12
16 MHz 8.5 9
8 MHz 5.5 6
1. Basé sur la caractérisation, testé en production à VDD max, fHCLK max.
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115
Figure 16. Consommation de courant typique en mode Run en fonction de la fréquence (à 3,6 V), code avec
traitement des données exécuté à partir de la RAM, périphériques activés
45
40
35
30
72 MHz
25
Consommation
(mA)
36 MHz
20 16 MHz
8 MHz
15
dix
0
40 0 25 70 85 105
Température (°C)
Figure 17. Consommation de courant typique en mode Run en fonction de la fréquence (à 3,6 V), code avec
traitement des données exécuté à partir de la RAM, périphériques désactivés
30
25
20
72 MHz
36 MHz
Consommation
(mA)
15
16 MHz
8 MHz
dix
0
40 0 25 70 85 105
Température (°C)
42/116 DS5319 Rév 18
Tableau 15. Consommation maximale de courant en mode veille, code exécuté à partir de la
mémoire Flash ou de la RAM
Max(1)
AT = 85 °C AT = 105 °C
72 MHz 30 32
48 MHz 20 20,5
36 MHz 15.5 16
les périphériques activés 24 MHz 11.5 12
16 MHz 8.5 9
8 MHz 5.5 6
Courant d'alimentation en
IDD mA
Mode veille 72 MHz 7.5 8
48 MHz 6 6.5
36 MHz 5 5.5
les périphériques désactivés 24 MHz 4.5 5
16 MHz 4 4.5
8 MHz 3 4
1. Basé sur la caractérisation, testé en production à VDD max, fHCLK max avec périphériques activés.
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Tableau 16. Consommations de courant typiques et maximales en modes Arrêt et Veille Typ(1)
Max
Paramètre de symbole Conditions Unité

VDD/VBAT VDD/VBAT VDD/VBAT = TA = TA =
2,0 V = 2,4 V = 3,3 V 85 °C 105 °C
Régulateur en mode Run, oscillateurs RC
internes basse et haute vitesse et 23,5 24 200 370
oscillateur haute vitesse
Courant OFF (pas de chien de garde indépendant)
d'alimentation en mode
Arrêt
Régulateur
en mode basse consommation,
oscillateurs RC internes basse vitesse et 13.5 14 180 340
haute vitesse et oscillateur haute vitesse
OFF (pas de chien de garde indépendant)
IDD
Oscillateur RC interne à basse vitesse et chien
2.6 3.4
de garde indépendant activé µA
Courant d'alimentation Oscillateur RC interne à faible vitesse en
2.4 3.2
veille ON, mode chien de garde indépendant
OFF
Oscillateur RC interne à basse vitesse et chien
1.7 2 4 5
de garde indépendant OFF,
oscillateur à basse vitesse et RTC OFF
Sauvegarde
Oscillateur à basse vitesse et courant RTC 0,9 1.1 1.4 1.9(2) 2.2

Fourniture de domaine IDD_VBAT
ON
1. Les valeurs typiques sont mesurées à TA = 25 °C.
Figure 18. Consommation de courant typique sur VBAT (RTC activé)
2.5
2V
1.5
2,4 V
Consommation
( µA )
1
3V
0,5 3,6 V
–40 °C 25 °C 70 °C 85 °C 105 °C
Température (°C)
ai17351
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Figure 19. Consommation de courant typique en mode Arrêt, avec régulateur en mode Marche
300
250
200
3,3 V
150
Consommation
(µA)
3,6 V
100
50
0
45 25 70 90 110
Température (°C)
Figure 20. Consommation de courant typique en mode Stop, avec régulateur en mode Lowpower
300
250
200
3,3 V
Consommation
(µA)
150
3,6 V
100
50
0
40 0 25 70 85 105
Température (°C)
DS5319 Rév 18 45/116
115
Figure 21. Consommation de courant typique en mode Veille
4.5
3.5
2.5
3,3 V
Consommation
(µA)
2 3,6 V
1.5
0,5
0
–45 °C 25 °C 85 °C 105 °C
Température (°C)
Consommation de courant typique
Le MCU est placé dans les conditions suivantes :
• Toutes les broches d'E/S sont en mode d'entrée avec une valeur statique à VDD ou VSS (pas de charge)
• Tous les périphériques sont désactivés sauf mention explicite
• Le temps d'accès Flash est ajusté à la fréquence fHCLK (0 état d'attente de 0 à 24 MHz, un état
d'attente de 24 à 48 MHz et deux états d'attente cidessus)
• Conditions de température ambiante et de tension d'alimentation VDD résumées dans le tableau 9
• La prélecture est activée (ce bit doit être défini avant le réglage de l'horloge et la mise à l'échelle du bus)
• Lorsque les périphériques sont activés fPCLK1 = fHCLK / 4, fPCLK2 = fHCLK / 2,
fADCCLK = fPCLK2 / 4
46/116 DS5319 Rév 18
Tableau 17. Consommation de courant typique en mode Run, code avec traitement de données exécuté à
partir de Flash
Type(1)

Tous les Tous les périphériques
périphériques activés(2)désactivés
72 MHz 36 27
48 MHz 24.2 18.6
36 MHz 19.0 14.8
24 MHz 12.9 10.1
16 MHz 9.3 7.4
Horloge externe(3) 8 MHz 5.5 4.6 mA
4 MHz 3.3 2.8
2 MHz 2.2 1.9
1 MHz 1.6 1,45
500 kHz 1.3 1.25
Courant 125 kHz 1.08 1.06

IDD d'alimentation en
Mode course 64 MHz 31.4 23,9
48 MHz 23,5 17.9
36 MHz 18.3 14.1
24 MHz 12.2 9.5

Fonctionnant sur RC
interne à grande vitesse 16 MHz 8.5 6.8
(HSI),
8 MHz 4.9 4.0 mA
prédiviseur AHB
utilisé pour 4 MHz 2.7 2.2
réduire la fréquence 2 MHz 1.6 1.4
1 MHz 1.02 0,9
500 kHz 0,73 0,67
125 kHz 0,5 0,48
1. Les valeurs typiques sont des mesures à TA = 25 °C, VDD = 3,3 V.
2. Ajoutez une consommation électrique supplémentaire de 0,8 mA par ADC pour la partie analogique. Dans les applications, cette
consommation se produit uniquement lorsque l'ADC est activé (le bit ADON est défini dans le registre ADC_CR2).
DS5319 Rév 18 47/116
115
Tableau 18. Consommation de courant typique en mode veille, code exécuté à partir de la
mémoire flash ou de la RAM
Type(1)

Tous les Tous les périphériques
périphériques activés(2)désactivés
72 MHz 14.4 5.5
48 MHz 9.9 3.9
36 MHz 7.6 3.1
24 MHz 5.3 2.3
16 MHz 3.8 1.8
Horloge externe(3) 8 MHz 2.1 1.2
4 MHz 1.6 1.1
2 MHz 1.3 1.0
1 MHz 1.11 0,98
500 kHz 1.04 0,96
Courant 125 kHz 0,98 0,95

IDD d'alimentation en mA
64 MHz 12.3 4.4
Mode veille
48 MHz 9.3 3.3
36 MHz 7 2.5
24 MHz 4.8 1.8

Fonctionnant sur RC 16 MHz 3.2 1.2
interne à grande vitesse
(HSI), prédiviseur AHB 8 MHz 1.6 0,6
utilisé pour réduire la
4 MHz 1.0 0,5
fréquence
2 MHz 0,72 0,47
1 MHz 0,56 0,44
500 kHz 0,49 0,42
125 kHz 0,43 0,41
1. Les valeurs typiques sont des mesures à TA = 25 °C, VDD = 3,3 V.
2. Ajoutez une consommation électrique supplémentaire de 0,8 mA par ADC pour la partie analogique. Dans les applications, cette
consommation se produit uniquement lorsque l'ADC est activé (le bit ADON est défini dans le registre ADC_CR2).
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Consommation de courant périphérique sur puce
La consommation de courant des périphériques sur puce est donnée dans le Tableau 19. Le MCU est
placé dans les conditions suivantes :
• toutes les broches d'E/S sont en mode d'entrée avec une valeur statique à VDD ou
• VSS (pas de charge) tous les périphériques sont désactivés sauf si
autrement mentionné • la valeur donnée est calculée en mesurant la consommation de courant
– avec tous les périphériques cadencés –
avec un seul périphérique cadencé allumé
• la température ambiante de fonctionnement et les conditions de tension d'alimentation VDD résumées dans
Tableau 6
Tableau 19. Consommation de courant périphérique
Périphériques µA/MHz
DMA1 16.53
AHB (jusqu'à 72 MHz)
BusMatrix(1) 8.33
APB1Pont 10.28
TIM2 32,50
TIM3 31.39
TIM4 31,94
SPI2 4.17
USART2 12.22
USART3 12.22
APB1 (jusqu'à 36 MHz) I2C1 10.00
I2C2 10.00
USB 17.78
CAN1 18.06
WWDG 2,50
REP 1,67
BKP 2,50
IWDG 11.67
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Tableau 19. Consommation de courant périphérique (suite)
Périphériques µA/MHz
Pont APB2 3,75
GPIOA 6,67
GPIOB 6.53
GPIOC 6.53
GPIOD 6.53
APB2 (jusqu'à 72 MHz) GPIO 6.39
SPI1 4.72
USART1 11.94
TIM1 23h33
CAN1(2) 17h50
CAN2(2) 16.07
1. Le BusMatrix est automatiquement actif lorsqu'au moins un périphérique maître est allumé (CPU ou DMA).
2. Conditions spécifiques de mesure de la consommation de courant ADC : fHCLK = 56 MHz, fAPB1 = fHCLK /2,
fAPB2 = fHCLK, fADCCLK = fAPB2 / 4, Lorsque le bit ADON dans le registre ADCx_CR2 est mis à 1, une
consommation de courant de la partie analogique égale à 0,65 mA doit être ajoutée pour chaque ADC.
5.3.6 Caractéristiques de la source d'horloge externe
Horloge utilisateur externe haute vitesse générée à partir d'une source externe
Les caractéristiques indiquées dans le Tableau 20 résultent d'essais effectués à l'aide d'une source d'horloge
externe à grande vitesse, et dans des conditions de température ambiante et de tension d'alimentation
résumées dans le Tableau 9.
Tableau 20. Caractéristiques de l'horloge utilisateur externe à grande vitesse
fHSE_ext Fréquence de la source d'horloge externe utilisateur(1)
1 8 25 MHz
Tension de haut niveau de la broche d'entrée VHSEH OSC_IN 0.7VDD VDD
V
Tension de bas niveau de la broche d'entrée VHSEL OSC_IN VSS 0.3VDD

tw(HSE)
OSC_IN temps haut ou bas(1) 5
tw(HSE)
ns
tr(HSE)
OSC_IN temps de montée ou de descente (1) 20
tf(HSE)
5 pF
Capacité d'entrée Cin(HSE) OSC_IN(1)
45 55 %
Cycle de service DuCy(HSE)
IL VSS VIN VDD ±1 µA
OSC_IN Courant de fuite d'entrée
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Horloge utilisateur externe à faible vitesse générée à partir d'une source externe
Les caractéristiques indiquées dans le Tableau 21 résultent d'essais effectués avec une source d'horloge
externe à faible vitesse, et dans des conditions de température ambiante et de tension d'alimentation
résumées dans le Tableau 9.
Tableau 21. Caractéristiques de l'horloge utilisateur externe basse vitesse
Source d'horloge externe utilisateur
fLSE_ext 32,768 1 000 kHz
fréquence(1)
VDD
Tension de haut niveau de la broche d'entrée VLSEH OSC32_IN 0.7VDD
V
VSS
Tension de bas niveau de la broche d'entrée VLSEL OSC32_IN 0.3VDD
tw(LSE)
OSC32_IN temps haut ou bas (1) 450
tw(LSE)
ns
tr(LSE)
OSC32_IN temps de montée ou de descente (1) 50
tf(LSE)
5 pF
Capacité d'entrée Cin(LSE) OSC32_IN(1)
30 70 %
Cycle de service DuCy(LSE)
IL OSC32_IN Courant de fuite d'entrée VSS VIN VDD
±1 µA
Figure 22. Chronogramme CA de la source d'horloge externe haute vitesse
VHSEH
90%
dix%
VHSEL
t t
tr(HSE) t W(HSE)
tf(HSE) W(HSE)
CES
F
EXTERNE HSE_ext
IL
SOURCE D'HORLOGE OSC_IN
STM32F103xx
ai14143
DS5319 Rév 18 51/116
115
Figure 23. Chronogramme CA de la source d'horloge externe basse vitesse
VLSEH
90%
dix%
VLSEL
t t
tr(LSE) t W(LSE)
tf(LSE) W(LSE)
TLSE
F
EXTERNE LSE_ext
OSC32_IN IL
SOURCE D'HORLOGE
STM32F103xx
ai14144b
Horloge externe haute vitesse générée à partir d'un résonateur cristal/céramique
L'horloge externe à grande vitesse (HSE) peut être fournie avec un oscillateur à résonateur cristal/céramique de 4
à 16 MHz. Toutes les informations données dans ce paragraphe sont basées sur les résultats de
caractérisation obtenus avec des composants externes typiques spécifiés dans le tableau 22. Dans l'application, le
résonateur et les condensateurs de charge doivent être placés aussi près que possible des broches de
l'oscillateur afin de minimiser la distorsion de sortie. et le temps de stabilisation au démarrage. Reportezvous au
fabricant du résonateur à cristal pour plus de détails sur les caractéristiques du résonateur (fréquence,
boîtier, précision).
Tableau 22. Caractéristiques de l'oscillateur HSE 416 MHz(1) (2)
4 8 16 MHz
fOSC_IN Fréquence de l'oscillateur
RF Résistance de rétroaction 200 kΩ
Capacité de charge recommandée par
C rapport à la résistance série 30 pF
RS = 30 Ω
équivalente du cristal (RS) (3)
VDD = 3,3 V, VIN = VSS avec 1mA
je 2 Courant moteur HSE
une charge de 30 pF
GM Transconductance de l'oscillateur Commencez 25 mA/V
2 SP
tSU(HSE(4) Temps de démarrage VDD est stabilisé
1. Caractéristiques du résonateur données par le fabricant du résonateur cristal/céramique.
3. La valeur relativement faible de la résistance RF offre une bonne protection contre les problèmes résultant d'une utilisation
dans un environnement humide, en raison de la fuite induite et du changement de condition de polarisation.
Cependant, il est recommandé de tenir compte de ce point si le MCU est utilisé dans des conditions d'humidité
difficiles. 4. tSU(HSE) est le temps de démarrage mesuré à partir du moment où il est activé (par logiciel) jusqu'à ce qu'une
oscillation stabilisée de 8 MHz soit atteinte. Cette valeur est mesurée pour un résonateur à cristal standard et elle peut varier
considérablement avec le fabricant de cristal
52/116 DS5319 Rév 18
Pour CL1 et CL2, il est recommandé d'utiliser des condensateurs céramiques externes de haute qualité
dans la plage de 5 pF à 25 pF (typ.), conçus pour les applications haute fréquence et sélectionnés pour
répondre aux exigences du cristal ou du résonateur (voir Figure 24). CL1 et CL2 ont généralement la
même taille. Le fabricant de cristaux spécifie généralement une capacité de charge qui est la
combinaison en série de CL1 et CL2. La capacité des broches PCB et MCU doit être incluse (10 pF peut être
utilisé comme une estimation approximative de la capacité combinée des broches et de la carte) lors du
dimensionnement de CL1 et CL2. Reportezvous à AN2867 « Guide de conception d'oscillateurs pour
microcontrôleurs ST », disponible sur le site Web de ST www.st.com.
Figure 24. Application typique avec un cristal de 8 MHz
Résonateur avec
condensateurs intégrés
CL1
OSC_IN hSE
Gain
contrôlé par la
Résonateur 8 MHz RF
polarisation
OSC_OUT STM32F103xx
REXT(1)
NC2
ai14145
1. La valeur REXT dépend des caractéristiques du cristal.
Horloge externe basse vitesse générée à partir d'un résonateur cristal/céramique
L'horloge externe basse vitesse (LSE) peut être fournie avec un oscillateur à résonateur cristal/
céramique de 32,768 kHz. Toutes les informations données dans ce paragraphe sont
basées sur les résultats de caractérisation obtenus avec des composants externes typiques spécifiés dans
le tableau 23. Dans l'application, le résonateur et les condensateurs de charge doivent être placés
aussi près que possible des broches de l'oscillateur afin de minimiser la distorsion de sortie. et le temps de
stabilisation au démarrage. Reportezvous au fabricant du résonateur à cristal pour plus de détails
sur les caractéristiques du résonateur (fréquence, boîtier, précision).
Tableau 23. Caractéristiques de l'oscillateur LSE (fLSE = 32,768 kHz)(1) (2)
RF Résistance de rétroaction 5 MΩ
Capacité de charge recommandée par rapport
C RS = 30 KΩ 15 pF
à la résistance série équivalente du cristal (RS)
I2 Courant de conduite LSE VDD = 3,3 V, VIN = VSS 1,4 µA
GM Transconductance de l'oscillateur 5 µA/V
TA = 50 °C 1.5
TA = 25 °C 2.5
TA = 10 °C 4
TA = 0 °C 6
VDD s
tSU(LSE)(3) Temps de démarrage est stabilisé
TA = 10 °C dix
TA = 20 °C 17
TA = 30 °C 32
TA = 40 °C 60
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2. Reportezvous aux paragraphes de remarque et de mise en garde sous le tableau et à AN2867 « Guide de conception d'oscillateur pour microcontrôleurs ST ».
3. tSU(LSE) est le temps de démarrage mesuré à partir du moment où il est activé (par logiciel) jusqu'à ce qu'une oscillation stabilisée de 32,768 kHz soit
atteinte. Cette valeur est mesurée pour un cristal standard et elle peut varier considérablement avec le fabricant du cristal
Note: Pour CL1 et CL2 , il est recommandé d'utiliser des condensateurs céramiques de haute qualité dans la plage
de 5 à 15 pF sélectionnés pour répondre aux exigences du cristal ou du résonateur. CL1 et CL2, sont
généralement de la même taille. Le fabricant de cristaux spécifie généralement une capacité de charge,
qui est la combinaison en série de CL1 et CL2.
La capacité de charge CL a la formule suivante : CL = CL1 x CL2 / (CL1 + CL2) + Cstray, où Cstray est la
capacité de la broche et la capacité liée à la carte ou à la trace PCB. Typiquement, il est compris entre 2
et 7 pF.
Attention : Pour ne pas dépasser la valeur maximale de CL1 et CL2 (15 pF) il est fortement recommandé d'utiliser un
résonateur avec une capacité de charge CL capacitance  7 pF. Ne jamais utiliser un résonateur avec une charge
de 12,5 pF.
Exemple : lors du choix d'un résonateur avec une capacité de charge CL = 6 pF et Cstray = 2
pF, alors CL1 = CL2 = 8 pF.
Figure 25. Application typique avec un cristal de 32,768 kHz
Résonateur avec
condensateurs intégrés
CL1
OSC32_IN f LSE
Gain
Résonateur contrôlé par la
32,768 kHz
RF
polarisation
STM32F103xx
OSC32_OUT
NC2
ai14146
5.3.7 Caractéristiques de la source d'horloge interne
Les paramètres donnés dans le Tableau 24 sont dérivés d'essais effectués dans des conditions de
température ambiante et de tension d'alimentation VDD résumées dans le Tableau 9.
Oscillateur RC interne haute vitesse (HSI)
Tableau 24. Caractéristiques de l'oscillateur HSI(1)
fHSI 8 MHz
Fréquence
45 55
Cycle de service DuCy(HSI)
Découpé par l'utilisateur avec le registre
1(3)
RCC_CR(2)
2.5
TA = –40 à 105 °C –2 %
ACCHSI Précision de l'oscillateur
HSI Étalonné 2.2
TA = –10 à 85 °C –1,5
en usine (4)
(5) –1,3 2
TA = 0 à 70 °C
–1,1 1.8
TA = 25 °C
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Tableau 24. Caractéristiques de l'oscillateur HSI(1) (suite)
tsu(HSI)(4) Temps de démarrage de 1 2 µs
l'oscillateur HSI
Consommation d'énergie
IDD(HSI)(4) 80 100 µA
de l'oscillateur HSI
1. VDD = 3,3 V, TA = –40 à 105 °C sauf indication contraire.
2. Reportezvous à AN2868 « Étalonnage de l'oscillateur RC interne (HSI) STM32F10xxx » disponible sur www.st.com.
5. La fréquence réelle de l'oscillateur HSI peut être affectée par une refusion, mais ne dérive pas de la valeur spécifiée
gamme.
Oscillateur RC interne à basse vitesse (LSI)
Tableau 25. Caractéristiques de l'oscillateur LSI (1)
Symbole Paramètre Min Tapez Max Unité
fLSI(2) 30 40 60 kHz
Fréquence
tsu(LSI)(3) Temps de démarrage de l'oscillateur LSI
85 µs
IDD(LSI)(3) Consommation d'énergie de l'oscillateur LSI 0,65 1.2 µA
1. VDD = 3 V, TA = –40 à 105 °C sauf indication contraire.
Temps de réveil à partir du mode basse consommation
Les temps de réveil indiqués dans le Tableau 26 sont mesurés sur une phase de réveil avec un oscillateur RC
HSI 8 MHz. La source d'horloge utilisée pour réveiller l'appareil dépend du mode de fonctionnement actuel :
• Mode Arrêt ou
Veille : la source d'horloge est l'oscillateur RC • Mode Veille : la source d'horloge
est l'horloge qui a été réglée avant d'entrer en mode Veille.
Toutes les temporisations sont dérivées de tests effectués dans des conditions de température ambiante et de
tension d'alimentation VDD résumées dans le tableau 9.
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Tableau 26. Délais de réveil du mode basse consommation
Symbole Paramètre Tapez Unité
tWUSLEEEP(1) Sortir du mode veille 1.8
Réveil depuis le mode Stop (régulateur en mode run) 3.6
(1)
tWUSTOP µs
Réveil depuis le mode Stop (régulateur en mode basse consommation) 5.4
tWUSTDBY(1) Sortie du mode Veille 50
1. Les temps de réveil sont mesurés à partir de l'événement de réveil jusqu'au moment où le code de l'application utilisateur
lit la première instruction.
5.3.8 Caractéristiques PLL
Les paramètres donnés dans le tableau 27 sont dérivés d'essais effectués dans des conditions de
température ambiante et de tension d'alimentation VDD résumées dans le tableau 9.
Tableau 27. Caractéristiques PLL
Valeur
Symbole Paramètre Unité
Min(1) Max(1)
Tapez
Horloge d'entrée PLL(2) 1 8.0 25 MHz

fPLL_IN
40 60 %
Cycle d'utilisation de l'horloge d'entrée PLL
fPLL_OUT 16 72 MHz
Horloge de sortie du multiplicateur PLL
tLOCK 200
Temps de verrouillage PLL µs
Gigue 300
Gigue cycle à cycle ps
2. Veillez à utiliser les facteurs multiplicateurs appropriés afin d'avoir des valeurs d'horloge d'entrée PLL compatibles avec la plage
définie par fPLL_OUT.
5.3.9 Caractéristiques de la mémoire
Mémoire flash
Les caractéristiques sont données à TA = –40 à 105 °C sauf indication contraire.
Tableau 28. Caractéristiques de la mémoire flash
Symbole Paramètre Conditions Min(1) Type Max(1) Unité
tprog Temps de programmation 16 bits TA –40 à +105 °C 40 52,5 70 µs
20 40
tERASE Page (1 KB) temps d'effacement TA –40 à +105 °C
SP
20 40
tME Temps d'effacement de masse TA –40 à +105 °C
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Tableau 28. Caractéristiques de la mémoire flash (suite)
Symbole Paramètre Conditions Min(1) Type Max(1) Unité
Mode lecture
20
fHCLK = 72 MHz avec deux états
d'attente, VDD = 3,3 V mA
IDD Courant d'alimentation Modes d'écriture/
5
effacement fHCLK = 72 MHz, VDD = 3,3 V
Mode hors tension / Arrêt, 50 µA
VDD = 3,0 à 3,6 V
2 3,6 V
Tension de programmation Vprog
Tableau 29. Endurance de la mémoire flash et conservation des données
Valeur
Min(1) Type Max
TA = –40 à +85 °C (versions à 6 suffixes)
Endurance NEND dix kcycles
TA = –40 à +105 °C (7 versions suffixes) 1
30
kcycle(2) à TA = 85 °C (2) à
dix Années
tRET Conservation des données 10 TA = 105 °C 1 kcycle
20
kcycles(2) à TA = 55 °C
2. Cyclage effectué sur toute la plage de température.
5.3.10 Caractéristiques CEM
Des tests de sensibilité sont effectués sur une base d'échantillons lors de la caractérisation du dispositif.
EMS fonctionnel (susceptibilité électromagnétique)
Alors qu'une simple application est exécutée sur l'appareil (basculement de 2 LED via les ports d'E/S). l'appareil est sollicité
par deux événements électromagnétiques jusqu'à ce qu'une panne se produise. La panne est indiquée par les LED : • Une
décharge électrostatique (ESD)
(positive et négative) est appliquée à toutes les broches de l'appareil jusqu'à ce qu'une perturbation fonctionnelle se produise.
Ce test est conforme à la norme CEI 6100042.
• FTB : une rafale de tension transitoire rapide (positive et négative) est appliquée à VDD et VSS via un condensateur de
100 pF, jusqu'à ce qu'une perturbation fonctionnelle se produise. Ce test est conforme à la norme CEI 6100044.
Une réinitialisation de l'appareil permet de reprendre les opérations normales.
Les résultats des tests sont donnés dans le tableau 30. Ils sont basés sur les niveaux et classes EMS définis dans la
note d'application AN1709, disponible sur www.st.com.
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Tableau 30. Caractéristiques EMS
Symbole Paramètre Conditions Niveau/Classe
VDD 3,3 V, TA +25 °C,

Limites de tension à appliquer sur n'importe quelle broche
VFESD fHCLK 72 MHz 2B
d'E/S pour induire une perturbation fonctionnelle
conforme à CEI 6100042
Limites de sursaut de tension transitoire rapide VDD 3,3 V, TA +25 °C,

VEFTB à appliquer jusqu'à 100 pF sur les broches VDD fHCLK 72 MHz 4A
et VSS pour induire une perturbation fonctionnelle conforme à CEI 6100044
Conception de logiciels durcis pour éviter les problèmes de bruit
La caractérisation et l'optimisation CEM sont effectuées au niveau des composants avec un environnement
d'application typique et un logiciel MCU simplifié. Il convient de noter que de bonnes performances CEM dépendent
fortement de l'application utilisateur et du logiciel en particulier.
Il est donc recommandé à l'utilisateur d'appliquer des tests d'optimisation et de préqualification CEM du
logiciel en rapport avec le niveau CEM demandé pour son application.
Recommandations logicielles
Le flux logiciel doit inclure la gestion des conditions d'emballement telles que : • Compteur de programme
corrompu • Reset intempestif Corruption
des données critiques
• (registres de contrôle...)
Essais de préqualification La
plupart des pannes courantes (réinitialisation inattendue et corruption du compteur de programme) peuvent être
reproduites en forçant manuellement un état bas sur la broche NRST ou les broches de l'oscillateur pendant 1
seconde.
Pour compléter ces essais, une contrainte ESD peut être appliquée directement sur l'appareil, sur la plage des valeurs
de spécification. Lorsqu'un comportement inattendu est détecté, le logiciel peut être renforcé pour éviter l'apparition
d'erreurs irrécupérables (voir la note d'application AN1015, disponible sur www.st.com).
Interférence électromagnétique (EMI)
Le champ électromagnétique émis par l'appareil est surveillé pendant l'exécution d'une simple application
(basculement de 2 LED via les ports d'E/S). Ce test d'émission est conforme à la norme CEI 619672 qui
spécifie la carte de test et le chargement des broches.
Tableau 31. Caractéristiques EMI
Bande de Max contre [fHSE/fHCLK]
fréquence surveillée
8/48 MHz 8/72 MHz
0,1 à 30 MHz 12 12
VDD 3,3 V, TA 25 °C,
30 à 130 MHz 22 19 dBµV
boîtier LQFP100
SEMI Niveau de crête
conforme à la 130 MHz à 1 GHz 23 29
norme CEI 619672
Niveau SAE EMI 4 4
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5.3.11 Valeurs nominales maximales absolues (sensibilité électrique)
Sur la base de trois tests différents (ESD, LU) utilisant des méthodes de mesure spécifiques, l'appareil est sollicité
afin de déterminer ses performances en termes de sensibilité électrique.
Décharge électrostatique (ESD)
Des décharges électrostatiques (une impulsion positive puis une impulsion négative séparées de 1 seconde)
sont appliquées sur les broches de chaque échantillon selon chaque combinaison de broches. La taille de
l'échantillon dépend du nombre de broches d'alimentation dans l'appareil (3 parties × (n + 1) broches d'alimentation).
Ce test est conforme à la norme JESD22A114/C101.
Tableau 32. Valeurs maximales absolues ESD
Symbole Notes Conditions Classe Valeur maximale(1) Unité
TA +25 °C
Tension de décharge
VESD (HBM) se conformer à 2 2000
électrostatique (modèle du corps humain)
JSD22A114
V
Tension de décharge TA +25 °C
VESD (MDP) électrostatique (modèle se conformer à II 500
d'appareil de charge) ANSI/ESD STM5.3.1
1. Garanti basé sur le test lors de la caractérisation
Verrouillage statique
Deux tests statiques complémentaires sont nécessaires sur six pièces pour évaluer les performances
de verrouillage :
• Une surtension d'alimentation est appliquée à chaque broche d'alimentation •
Une injection de courant est appliquée à chaque entrée, sortie et broche d'E/S configurable
Ces tests sont conformes à la norme de verrouillage EIA/JESD 78A IC.
Tableau 33. Sensibilités électriques
Symbole Paramètre Conditions Classe
LU Verrouillage statique classe TA +105 °C se conformer à JESD78A II niveau A
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5.3.12 Caractéristiques d'injection de courant E/S
En règle générale, l'injection de courant dans les broches d'E/S, en raison d'une tension externe inférieure à VSS ou supérieure
à VDD (pour les broches d'E/S standard compatibles 3 V), doit être évitée pendant le fonctionnement normal du produit.
Cependant, afin de donner une indication de la robustesse du microcontrôleur dans les cas où une injection anormale se produit
accidentellement, des tests de sensibilité sont effectués sur une base d'échantillons lors de la caractérisation du dispositif.
Susceptibilité fonctionnelle à l'injection de courant d'E/S
Pendant qu'une application simple est exécutée sur l'appareil, l'appareil est sollicité en injectant du courant dans les broches d'E/
S programmées en mode d'entrée flottante. Pendant que le courant est injecté dans la broche d'E/S, une à la fois, l'appareil est
vérifié pour les défaillances fonctionnelles.
L'échec est indiqué par un paramètre hors plage : erreur ADC audessus d'une certaine limite (> 5 LSB TUE), injection de
courant hors spécifications sur les broches adjacentes ou autre défaillance fonctionnelle (par exemple, réinitialisation, écart de
fréquence de l'oscillateur).
Les résultats des tests sont donnés dans le tableau 34
Tableau 34. Susceptibilité d'injection de courant d'E/S
Susceptibilité fonctionnelle
Symbole Description Unité
Injection négative Injection positive
Courant injecté sur OSC_IN32, 0 +0
OSC_OUT32, PA4, PA5, PC13
IINJ mA
Courant injecté sur toutes les broches FT 5 +0
Courant injecté sur n'importe quelle autre broche 5 +5
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5.3.13 Caractéristiques du port d'E/S
Caractéristiques générales des entrées/sorties
Sauf indication contraire, les paramètres indiqués dans le tableau 35 sont issus de tests effectués dans les
conditions résumées dans le tableau 9. Toutes les E/S sont conformes aux normes CMOS et TTL.
Tableau 35. Caractéristiques statiques des E/S
Symbole Paramètre Conditions Min Tapez Max Unité
Tension de bas

niveau d'entrée IO 0,28*(VDD2V )+ 0,8V(1)
standard
Tension
VI IO FT(3) tension
d'entrée de bas niveau 0,32*(VDD2V)+0,75V (1)
de bas niveau d'entrée
Toutes les E/S sauf
BOOT0 0,35 VDD(2)
Tension de V

haut niveau d'entrée 0,41*(VDD2V )+1,3V (1)
IO standard
Tension Tension d'entrée
VIH

d'entrée de haut niveau IO FT(3) de 0,42*(VDD2V )+ 1V(1)
haut niveau
Toutes les E/S sauf
BOOT0 0,65 VDD(2)
E/S standards
Hystérésis de la tension
200
Vhys de déclenchement de Schmitt(4) mV
Hystérésis de tension de
5% VDD(5)
déclenchement IO FT Schmitt(4)
VSS VIN VDD 1

E/S standard
Courant de fuite
Ilkg
d'entrée (6)
µA
NIV = 5 V
3
E/S FT
Faible
RPU NIV VSS _ 30 40 50
résistance équivalente pullup(7)
kΩ
SPR Faible résistance NIV VDD 30 40 50
équivalente pulldown(7)
Capacité des broches d'E/S CIO
5 pF
1. Données basées sur la simulation de conception.
2. Testé en production.
3. FT = 5 V tolérant. Pour maintenir une tension supérieure à VDD + 0,3 V, les résistances pullup/pulldown internes doivent être désactivées.
4. Tension d'hystérésis entre les niveaux de commutation du déclencheur de Schmitt. Évalué par caractérisation, non testé en production, sauf si
spécifié autrement.
5. Avec un minimum de 100 mV.
6. La fuite peut être supérieure à Max si un courant négatif est injecté sur les broches adjacentes.
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7. Les résistances pullup et pulldown sont conçues avec une vraie résistance en série avec un PMOS/NMOS commutable.
Cette contribution PMOS/NMOS à la résistance série est minimale (~10%).
Toutes les E/S sont compatibles CMOS et TTL (aucune configuration logicielle requise). Leurs
caractéristiques couvrent plus que les paramètres stricts de la technologie CMOS ou TTL. La couverture de
ces exigences est illustrée dans la Figure 26 et la Figure 27 pour les E/S standard, et dans la Figure 28 et la Figure
29 pour les E/S tolérantes à 5 V.
Figure 26. Caractéristiques d'entrée E/S standard port CMOS
VIH/VIL (V) Zone non
déterminée
Exigence standard CMOS VIH=0.65VDD VIH=0,41(VDD2)+1,3 Basé
sur des simulations de conception
1,96
1,71
1,71 DD2)+0,8 =0,28(V
Testé en production 1,59 VIL
1.08 1.25 Basé sur des simulations de conception
VIHmin 1.3 1 1.08
VILmax Exigence standard CMOS VIL = 0,35 VDD
0,8
0,7 Testé en production
VDD (V)
2 2.7 3 3.3 3.6
ai17277c
Figure 27. Caractéristiques d'entrée E/S standard port TTL
déterminé
Exigences TTL VIH=2V VIH=0,41(VDD2)+1,3
VIHmin 2.0
Basé sur des simulations de conception
1,96
1.25
VIL=0,28(VDD2)+0,8
1.3 Basé sur des simulations de conception
VILmax 0,8
Exigences TTL VIL=0.8V
VDD (V)
2 2.16 3.6
ai17278b
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Figure 28. Caractéristiques d'entrée d'E/S tolérantes à 5 V Port CMOS
déterminée
Exigences de la norme CMOS VIH=0.65VDD
VIH=0,42(VDD2)+1
Basé sur des simulations de
1,67
Testé en production 1,55 1
conception
1.42 1,16 VIL=0,32(VDD2)+0,75 Basé sur
1.3
1,295 1.07
1
0,975 des simulations de conception Exigence standard CMOS VIL =0,35VDD
0,75
0,7 Testé en production
VDD (V)
2 2.7 3 3.3 3.6
VDD
ai17279c
Figure 29. Caractéristiques d'entrée d'E/S tolérantes à 5 V Port TTL
VIH/VIL (V)
Zone non
déterminé
Exigence TTL VIH=2V
2.0
Basé
VIH=0,42*(VDD2)+1
simulations
sur des
de
1,67
1 VIL=0,32*(VDD2)+0,75
conception Basé sur des simulations de conceptio
VIHmin
VILmax 0,8
0,75
Exigences TTL VIL=0.8V
VDD (V)
2 2.16 3.6
ai17280b
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Courant d'entraînement de sortie
Les GPIO (entrées/sorties à usage général) peuvent absorber ou alimenter jusqu'à ±8 mA, et absorber ou
alimenter jusqu'à ±20 mA (avec un VOL/VOH détendu) sauf PC13, PC14 et PC15, qui peuvent absorber ou
alimenter jusqu'à à ±3mA. Lors de l'utilisation des GPIO PC13 à PC15 en mode sortie, la vitesse ne doit
pas dépasser 2 MHz avec une charge maximale de 30 pF.
Dans l'application utilisateur, le nombre de broches d'E/S qui peuvent conduire le courant doit être limité
pour respecter la valeur nominale maximale absolue spécifiée dans la
section 5.2 : • La somme des courants provenant de toutes les E/S sur VDD, plus le courant maximal
consommation du MCU provenant du VDD, ne peut pas dépasser la valeur nominale maximale absolue
IVDD (voir Tableau 7).
• La somme des courants absorbés par toutes les E/S sur VSS plus le Run maximum
la consommation du MCU coulé sur VSS ne peut pas dépasser la cote maximale absolue IVSS (voir
tableau 7).
Niveaux de tension de sortie
Sauf indication contraire, les paramètres indiqués dans le tableau 36 sont dérivés de tests effectués
dans des conditions de température ambiante et de tension d'alimentation VDD résumées dans le tableau
9. Toutes les E/S sont conformes aux normes CMOS et TTL.
Tableau 36. Caractéristiques de la tension de sortie
Symbole Paramètre Conditions Min Unité maximale
VOL(1) Tension de sortie de bas niveau pour une broche d'E/
Port CMOS (2), 0,4
S lorsque 8 broches sont coulées en même temps
IIO = +8 mA
VOH(3) Tension de sortie de haut niveau pour une broche d'E/
2,7 V < VDD < 3,6 V VDD–0.4
S lorsque 8 broches sont alimentées en même temps
(1) Tension de sortie de bas niveau pour une broche d'E/S 0,4
VOL Port TTL(2)
lorsque 8 broches sont coulées en même temps
IIO =+ 8mA
(3) Tension de sortie de haut niveau pour une broche d'E/S 2.4
VOH 2,7 V < VDD < 3,6 V
lorsque 8 broches sont générées en même temps
V
VOL(1)(4) Tension de sortie de bas niveau pour une broche d'E/ 1.3

S lorsque 8 broches sont coulées en même temps IIO = +20 mA 2,7
Tension de sortie de haut niveau pour une broche d'E/ V < VDD < 3,6 V
VOH(3)(4)
VDD–1.3
VOL(1)(4) Tension de sortie de bas niveau pour une broche d'E/ 0,4

S lorsque 8 broches sont coulées en même temps IIO = +6 mA 2
Tension de sortie de haut niveau pour une broche d'E/ V < VDD < 2,7 V
VOH(3)(4)
VDD–0.4
1. Le courant IIO consommé par l'appareil doit toujours respecter la valeur maximale absolue spécifiée dans le tableau 7 et la somme des IIO
(ports d'E/S et broches de contrôle) ne doit pas dépasser IVSS.
2. Les sorties TTL et CMOS sont compatibles avec les normes JEDEC JESD36 et JESD52.
3. Le courant IIO fourni par l'appareil doit toujours respecter la valeur maximale absolue spécifiée dans
Le tableau 7 et la somme des IIO (ports d'E/S et broches de contrôle) ne doivent pas dépasser IVDD.
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Caractéristiques AC entrée/sortie
La définition et les valeurs des caractéristiques CA d'entrée/sortie sont données dans la Figure 30 et le
Tableau 37, respectivement.
Sauf indication contraire, les paramètres indiqués dans le Tableau 37 sont issus d'essais effectués
dans les conditions de température ambiante et de tension d'alimentation VDD résumées dans le Tableau 9.
Tableau 37. Caractéristiques des E/S CA(1)
MODEx[1:0]
Paramètre Conditions Unité Min Max
valeur de bit(1) Symbole
CL = 50 pF, VDD = 2 V à 3,6 V Temps de 2 MHz
fmax(IO)out Fréquence maximale(2)
descente de niveau
sortie tf(IO)
125(3)
dix haut à bas de sortie
CL = 50 pF, VDD = 2 V à 3,6 V ns
Temps de montée de niveau
sortie tr(IO)
125(3)
bas à haut de sortie
fmax(IO)out Fréquence maximale(2) CL = 50 pF, VDD = 2 V à 3,6 V 10 MHz
Temps de chute de niveau 25(3)
01 sortie tf(IO) haut à bas de sortie
CL = 50 pF, VDD = 2 V à 3,6 V ns
Temps de montée de niveau 25(3)
sortie tr(IO) bas à haut de sortie
CL = 30 pF, VDD = 2,7 V à 3,6 V 50
Fmax(IO)out Fréquence maximale(2) CL = 50 pF, VDD = 2,7 V à 3,6 V 30 MHz
CL = 50 pF, VDD = 2 V à 2,7 V 20
CL = 30 pF, VDD = 2,7 V à 3,6 V 5(3)
Temps de chute de niveau
11 sortie tf(IO) CL = 50 pF, VDD = 2,7 V à 3,6 V 8(3)
haut à bas de sortie
CL = 50 pF, VDD = 2 V à 2,7 V 12(3)
ns
CL = 30 pF, VDD = 2,7 V à 3,6 V 5(3)
Temps de montée de niveau
CL = 50 pF, VDD = 2,7 V à 3,6 V 8(3)
sortie tr(IO) bas à haut de sortie
CL = 50 pF, VDD = 2 V à 2,7 V 12(3)
Largeur d'impulsion des
dix ns
TEXTIpw signaux externes
détectés par le contrôleur EXTI
1. La vitesse d'E/S est configurée à l'aide des bits MODEx[1:0]. Reportezvous au manuel de référence STM32F10xxx pour une
description du registre de configuration du port GPIO.
2. La fréquence maximale est définie dans la Figure 30.
DS5319 Rév 18 65/116
115
Figure 30. Définition des caractéristiques des E/S CA
90% dix%
50% 50%
dix% 90%
EXTERNE sortie tr(IO) sortie tf(IO)

SORTIR
J
ON 50pF
La fréquence maximale est atteinte si (tr + tf ) ≤ 2/3)T et si le rapport cyclique est de (4555 %)
lorsqu'il est chargé par 50pF
ai14131c
5.3.14 Caractéristiques des broches NRST
Le pilote d'entrée de broche NRST utilise la technologie CMOS. Il est connecté à une résistance pullup permanente,
RPU (voir Tableau 35).
Sauf indication contraire, les paramètres indiqués dans le Tableau 38 sont issus d'essais effectués dans les
conditions de température ambiante et de tension d'alimentation VDD résumées dans le Tableau 9.
Tableau 38. Caractéristiques des broches NRST
VIL(NRST)(1) –0,5 0,8

Tension de bas niveau d'entrée NRST
V
2
VIH(NRST)(1) NRST Tension d'entrée de haut niveau VDD+0.5
200 mV
Vhys(NRST) NRST Schmitt tension de déclenchement hystérésis
RPU NIV VSS _ 30 40 50 kΩ
Faible résistance équivalente pullup(2)
100 ns
VF(NRST)(1) NRST Impulsion filtrée en entrée
300 ns
VNF(NRST)(1) NRST Entrée impulsion non filtrée
2. Le pullup est conçu avec une véritable résistance en série avec un PMOS commutable. Cette contribution du
PMOS à la résistance série doit être minimale (~10%).
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Figure 31. Protection de broche NRST recommandée
VDD
Circuit de
réinitialisation externe(1)
RPU
ISNR(2) Réinitialisation interne
Filtre
0,1 μF
STM32
ai14132d
2. Le réseau de réinitialisation protège l'appareil contre les réinitialisations parasites.
3. L'utilisateur doit s'assurer que le niveau sur la broche NRST peut descendre en dessous du niveau maximum VIL(NRST) spécifié dans
Tableau 38, sinon le reset n'est pas pris en compte par l'appareil.
5.3.15 Caractéristiques du temporisateur TIM
Les paramètres donnés dans le tableau 39 sont spécifiés par conception, non testés en production.
Reportezvous à la section 5.3.12 pour plus de détails sur les caractéristiques des fonctions alternatives d'entrée/
sortie (comparaison de sortie, capture d'entrée, horloge externe, sortie PWM).
Tableau 39. Caractéristiques du TIMx(1)
1 tTIMxCLK
tres(TIM) Temps de résolution du temporisateur
fTIMxCLK = 72 MHz 13,9 ns
0 fTIMxCLK/2 MHz
Fréquence d'horloge
fEXT
externe de la minuterie sur CH1 à CH4 36 MHz
fTIMxCLK = 72 MHz 0
Résolution de la minuterie ResTIM 16 bit
Période d'horloge du compteur 16 1 65536 tTIMxCLK

tCOMPTEUR bits lorsque l'horloge interne
est sélectionnée fTIMxCLK = 72 MHz 0,0139 910 µs
65536 × 65536 tTIMxCLK
tMAX_COUNT Nombre maximal possible
fTIMxCLK = 72 MHz 59,6 s
1. TIMx est utilisé comme terme général pour désigner les temporisateurs TIM1, TIM2, TIM3 et TIM4.
DS5319 Rév 18 67/116
115
5.3.16 Interfaces de communication
je
2 Caractéristiques de l'interface C
2
La gamme de performances STM32F103xx I 2 L'interface C répond aux exigences de la norme
je
Protocole de communication C avec les restrictions suivantes : les broches d'E/S sur lesquelles SDA et SCL
sont mappées ne sont pas de "vrais" drains ouverts. Lorsqu'il est configuré en drain ouvert, le PMOS connecté
entre la broche d'E/S et le VDD est désactivé, mais est toujours présent.
Les caractéristiques I2 C sont décrites dans le Tableau 40. Reportezvous également à la Section 5.3.12 pour
plus de détails sur les caractéristiques des fonctions alternatives d'entrée/sortie (SDA et SCL).
Tableau 40. Caractéristiques I2C
Mode standard I2C(1)(2) Mode rapide I2C(1)(2)
Symbole Paramètre Unité
Min Max Min Max
4.7 1.3
tw(SCLL) Temps bas de l'horloge SCL
µs
4.0 0,6
tw(SCLH) Temps haut de l'horloge SCL
250 100
tsu(SDA) Temps de configuration
3450(3) 900(3)
SDA th(SDA) Temps de maintien des
données Temps de montée SDA et SCL 1000 300 ns

SDA
tr(SDA) Temps de descente SDA et SCL 300 300

tr(SCL)
Temps de maintien de la condition de démarrage 4.0 0,6

tf(SDA)
µs
4.7 0,6
tf(SCL) th(STA ) tsu(STA) Temps de configuration de la condition
4.0 0,6
de démarrage répété tsu(STO) Temps de s
4.7 1.3
configuration de la condition d'arrêt tw(STO:STA) Temps de la condition d'arrêt à démarrage
(bus libre) s
400 400
Cb Charge capacitive pour chaque ligne de bus pF
Largeur d'impulsion des pointes supprimées 50(4) 50(4)

tSP 0 0 ns
par le filtre analogique
1. Spécifié par conception, non testé en production. 2.
fPCLK1 doit être d'au moins 2 MHz pour atteindre les fréquences I2C en mode standard . Elle doit être d'au moins 4 MHz pour atteindre les
fréquences I 2C en mode rapide. Il doit être un multiple de 10 MHz pour atteindre l'horloge de mode rapide I2C maximale de 400 kHz.
3. Le temps de maintien maximal des données doit être respecté si l'interface n'étire pas la période basse du signal SCL.
4. La largeur minimale des pointes filtrées par le filtre analogique est supérieure à tSP(max).
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Figure 32. Formes d'onde AC du bus I2C et circuit de mesure
VDD_I2C VDD_I2C
Rp Rp STM32F10x
Rs
SDA
Bus I²C Rs
SCL
Démarrer répété
Commencer
Commencer
t su(STA)
SDA
tf(SDA) tr(SDA) t su(SDA)

Arrêt t su(STO:STA)
e(STA) tw(SCLH) e(SDA)
SCL
tw(SCLL) tr(LCS) tf(SCL) t su(STO)

ai14133g
1. Les points de mesure sont effectués aux niveaux CMOS : 0,3 VDD et 0,7 VDD.
2. Rs = résistances de protection série, Rp = résistances pullup, VDD_I2C = alimentation bus I2C.
Tableau 41. Fréquence SCL (fPCLK1 = 36 MHz, VDD_I2C = 3,3 V)(1)(2)
Valeur I2C_CCR
fSCL (kHz)
RP = 4,7 kΩ
400 0x801E
300 0x8028
200 0x803C
100 0x00B4
50 0x0168
20 0x0384
1. RP = résistance pullup externe, fSCL = vitesse I2C , 2.
Pour des vitesses autour de 200 kHz, la tolérance sur la vitesse atteinte est de 5 %. Pour les autres plages de vitesse,
la tolérance sur la vitesse atteinte est de 2 %. Ces variations dépendent de la précision des composants externes
utilisés pour concevoir l'application.
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Caractéristiques des interfaces SPI
Sauf indication contraire, les paramètres indiqués dans le Tableau 42 sont issus d'essais effectués dans les
conditions de température ambiante, de fréquence fPCLKx et de tension d'alimentation VDD résumées dans
le Tableau 9.
sortie (NSS, SCK, MOSI, MISO).
Tableau 42. Caractéristiques SPI
Symbole Paramètre Conditions Unité Min Max
Mode maître 18
fSCK
Fréquence d'horloge SPI MHz
1/tc(SCK) Mode esclave 18
tr(SCK)
Temps de montée et de descente de l'horloge SPI Charge capacitive : C = 30 pF 8 ns
tf(SCK)
Horloge d'entrée esclave SPI
Cycle de Mode esclave 30 70 %
service DuCy(SCK)
tsu(NSS)(1) Temps d'établissement Mode esclave

4 tPCLK
NSS th(NSS)(1) Temps de maintien Mode esclave
2 tPCLK
NSS tw(SCKH) Mode maître, fPCLK = 36 MHz, presc
Temps haut et bas SCK 50 60
(1) tw(SCKL)(1) = 4
(1) Mode maître 5
tsu(MI)
Temps de configuration de la saisie des données
tsu(SI)(1) Mode esclave 5
(1)
th(MI) Mode maître 5
Temps de maintien de l'entrée des données
ns
th(SI)(1) Mode esclave 4
ta(SO)(1)(2) Temps d'accès aux sorties de données Mode esclave, fPCLK = 20 MHz 0 3 tPCLK
tdis(SO)(1)(3) Temps de désactivation de la sortie de données Mode esclave 2 dix
données (1) Heure de validité de la sortie des
25
Mode esclave (après validation front)
5
tv(SO) tv(MO)(1) Heure de validité de la sortie des Mode maître (après activation du front)
15
données Mode esclave (après validation front)
Temps de maintien de la sortie des données
2
th(SO)(1) th(MO)(1) Mode maître (après activation du front)
2. Le temps min correspond au temps minimum pour piloter la sortie et le temps max correspond au temps maximum de validation
les données.
3. Le temps minimum correspond au temps minimum pour invalider la sortie et le temps maximum correspond au temps maximum à mettre
les données en HiZ.
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Figure 33. Chronogramme SPI mode esclave et CPHA = 0
Entrée NSS
Entrée
SCK
MISO SORTIE MSB BIT6 SORTIE SORTIE LSB

SORTIR
(SI)
MOSI
ENTRÉE MSB BIT1 IN Entrée LSB
SAISIR
(SI)
Figure 34. Chronogramme SPI mode esclave et CPHA = 1(1)
Entrée NSS
tSU(NSS) tc(SCK) th(NSS)
ACSP=1
CPOL=0
Entrée
SCK
tw(SCKH)
ACSP=1 tw(SCKL)
CPOL=1
tr(SCK)
télé (SO) e(SO) tdis(SO)
ta(SO) tf(SCK)
MISO
SORTIE MSB BIT6 SORTIE SORTIE LSB
SORTIR
tsu(SI) e(SI)
MOSI
ENTRÉE MSB BIT 1 IN Entrée LSB
SAISIR
ai14135b
DS5319 Rév 18 71/116
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Figure 35. Chronogramme SPI mode maître(1)
Haut
Entrée NSS
tc(SCK)
ACSP=0
CPOL=0
Sortie
SCK
ACSP=0
CPOL=1
ACSP=1
CPOL=0
Sortie
SCK
ACSP=1
CPOL=1
tw(SCKH) tr(SCK)
t su(MI) tw(SCKL) tf(SCK)
MISO
ENTRÉE MSB BIT6 IN Entrée LSB
SAISIR
th(MI)
MOSI
SORTIE MSB SORTIE BIT1 SORTIE LSB
SORTIR
télé (MO) th(MO)
ai14136c
Caractéristiques USB
L'interface USB est certifiée USBIF (Full Speed).
Tableau 43. Temps de démarrage USB
Symbole Paramètre Max Unité
tSTARTUP(1) Temps de démarrage de l'émetteurrécepteur USB 1 µs
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Tableau 44. Caractéristiques électriques CC USB
Symbole Paramètre Conditions Mini(1) Max.(1) Unité
Niveaux d'entrée
3.0(3) 3.6 V
Tension de fonctionnement USB VDD (2)
VDI(4) 0,2
Sensibilité d'entrée différentielle Je (USBDP, USBDM)
VCM (4) Plage de mode commun différentiel Inclut la gamme VDI 0,8 2.5 V
VSE(4) Seuil de récepteur asymétrique 1.3 2.0
Niveaux de sortie
RL de 1,5 kΩ à 3,6 V(5) 0,3
VOL Niveau de sortie statique bas
V
VOH Niveau de sortie statique élevé RL de 15 kΩ à VSS(5) 2.8 3.6
1. Toutes les tensions sont mesurées à partir du potentiel de terre local.
2. Pour être conforme à la spécification électrique pleine vitesse USB 2.0, la broche USBDP (D+) doit être tirée vers le haut
avec une résistance de 1,5 kΩ à une plage de tension de 3,0 à 3,6 V.
3. La fonctionnalité USB STM32F103xx est assurée jusqu'à 2,7 V, mais pas l'alimentation électrique USB complète.
caractéristiques dégradées dans la plage de tension VDD 2,7 à 3,0 V.
5. RL est la charge connectée sur les pilotes USB.
Figure 36. Synchronisations
USB :
Points définition des temps de montée et de descente du signal de données
de
croisement
Lignes de
données différentielles
VCRS
VSS
tf tr
ai14137b
Tableau 45. USB : Caractéristiques électriques pleine vitesse(1)
Caractéristiques du conducteur
tr Temps de montée(2) CL = 50 pF 4 20 ns
tf Temps de chute (2) CL = 50 pF 4 20 ns
trfm Correspondance temps de montée/descente tr/tf 90 110 %
VCRS Tension de croisement du signal de sortie
1.3 2.0 V
2. Mesuré de 10 % à 90 % du signal de données. Pour des informations plus détaillées, reportezvous à la spécification USB Section 7
(version 2.0).
5.3.17 Interface CAN (réseau de zone de contrôleur)
sortie (CAN_TX et CAN_RX).
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5.3.18 Caractéristiques ADC 12 bits
Sauf indication contraire, les paramètres indiqués dans le tableau 46 sont dérivés d'essais effectués dans
les conditions de température ambiante, de fréquence fPCLK2 et de tension d'alimentation VDDA résumées
dans le tableau 9.
Note: Il est recommandé d'effectuer un étalonnage après chaque mise sous tension.
Tableau 46. Caractéristiques ADC
Symbole Paramètre Conditions Min Tapez Max Unité
2.4 3.6
Alimentation VDDA
V
2.4 VDDA
VREF+ Tension de référence positive
IVREF 160(1) 220(1)
Courant sur la broche d'entrée VREF µA
0,6 14
fADC Fréquence d'horloge ADC
MHz
fS (2) 0,05 1
Taux d'échantillonnage
823 kHz
fADC = 14 MHz
fTRIG(2) Fréquence de déclenchement externe
17 1/ fADC
0 (VSSA ou VREF VREF+ V
VAIN(3) Plage de tension de conversion
lié à la terre)
Voir l'équation 1 et
RAIN(2) Impédance d'entrée externe 50
Tableau 47 pour plus de détails
kΩ
1
RADC(2) Résistance du commutateur d'échantillonnage
CADC(2) Condensateur interne d'échantillonnage 8 pF
et de maintien
fADC = 14 MHz 5.9 µs
tCAL(2) Temps d'étalonnage
83 1/ fADC
0,214
Latence de conversion du déclencheur fADC = 14 MHz µs
plat(2)
d'injection 3(4) 1 / fADC
0,143
Latence de conversion de déclenchement fADC = 14 MHz µs
fin(2)
régulière 2(4) 1 / fADC
(2) fADC = 14 MHz 0,107 17.1 µs

ts Temps d'échantillonnage
1.5
239,5 1 / fADC
tSTAB(2) 0 0 1
Temps de mise sous tension µs
1 18
fADC = 14 MHz µs
Temps de conversion total (y
tCONV(2)
compris le temps d'échantillonnage) 14 à 252 (tS pour échantillonnage +12,5
1/ fADC
pour approximation successive)
3. Dans les appareils livrés dans les packages VFQFPN et LQFP, VREF+ est connecté en interne à VDDA et VREF est en interne
connecté à VSSA. Les appareils fournis dans le boîtier TFBGA64 ont une broche VREF+ mais pas de broche VREF (VREF est connecté en
interne à VSSA), voir Tableau 5 et Figure 7.
4. Pour les déclencheurs externes, un délai de 1/fPCLK2 doit être ajouté à la latence spécifiée dans le Tableau 46.
74/116 DS5319 Rév 18
Équation 1 : formule RAIN max :
TS –
PLUIE
2 + CRAD
fADC CADC
ln  2N
La formule cidessus (équation 1) est utilisée pour déterminer l'impédance externe maximale autorisée pour une erreur inférieure
à 1/4 de LSB. Ici N = 12 (à partir d'une résolution de 12 bits).
Tableau 47. RAIN max pour fADC = 14 MHz(1)
Ts (cycles) tS (µs) PLUIE max (k )
1.5 0,11 0,4
7.5 0,54 5.9
13.5 0,96 11.4
28,5 2.04 25.2
41,5 2,96 37.2
55,5 3,96 50
71,5 5.11 N / A
239,5 17.1 N / A
Tableau 48. Précision ADC Conditions de test limitées(1) (2)
Symbole Paramètre Conditions d'essai Tapez

Max(3) Unité
ET Erreur totale non ajustée ±1,3 ±2
fPCLK2 = 56 MHz,
Erreur de décalage EO fADC = 14 MHz, RAIN < 10 kΩ, VDDA ±1,0 ±1,5
= 3 V à 3,6 V, TA = 25 °C
Erreur de gain EG ±0,5 ±1,5 LSB
ED Erreur de linéarité différentielle Mesures faites après ±0,7 ±1,0

Étalonnage ADC
EL Erreur de linéarité intégrale ±0,8 ±1,5
1. Les valeurs de précision ADC DC sont mesurées après étalonnage interne.
2. L'injection d'un courant négatif sur les broches d'entrée analogiques doit être évitée car cela réduit considérablement la
précision de la conversion effectuée sur une autre entrée analogique. Il est recommandé d'ajouter une diode Schottky (broche
à la masse) aux broches analogiques qui peuvent potentiellement injecter des courants négatifs.
Tout courant d'injection positif dans les limites spécifiées pour IINJ(PIN) et IINJ(PIN) dans la section 5.3.12 n'affecte pas la
précision du CAN.
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115
Tableau 49. Précision ADC(1) (2) (3)
Symbole Paramètre Conditions d'essai Tapez Max(4) Unité
ET Erreur totale non ajustée ±2 ±5
fPCLK2 = 56 MHz,
Erreur de décalage EO ±1,5 ±2,5
fADC = 14 MHz, RAIN < 10 kΩ, VDDA
Erreur de gain EG = 2,4 V à 3,6 V Mesures ±1,5 ±3 LSB
effectuées après étalonnage ADC
ED Erreur de linéarité différentielle ±1 ±2
EL Erreur de linéarité intégrale ±1,5 ±3
1. Les valeurs de précision ADC DC sont mesurées après étalonnage interne.
2. De meilleures performances peuvent être obtenues dans des plages de VDD, de fréquence et de température restreintes.
3. L'injection d'un courant négatif sur les broches d'entrée analogiques doit être évitée car cela réduit considérablement la
précision de la conversion effectuée sur une autre entrée analogique. Il est recommandé d'ajouter une diode Schottky (broche à la masse)
aux broches analogiques standard qui peuvent potentiellement injecter un courant négatif.
Tout courant d'injection positif dans les limites spécifiées pour IINJ(PIN) et IINJ(PIN) dans la section 5.3.12 n'affecte pas la précision du
CAN.
Figure 37. Caractéristiques de précision ADC
VREF+ VDDA
[1LSB = (ou )]
2n 2n
Code de sortie
PAR EXEMPLE
(1) Exemple de courbe de transfert réelle
2n 1
(2) Courbe de transfert idéale
2n 2
(3) Ligne de corrélation du point final
2n 3 (2)
n = résolution CAN
ET = erreur totale non ajustée : écart maximal
entre les courbes de transfert réelles et idéales
HE (3)
7 EO = erreur de décalage : écart maximum entre la première transition
(1)
réelle et la première idéale
6
EL EG = erreur de gain : écart entre la dernière transition idéale
5 HE
et la dernière réelle
4 ED = erreur de linéarité différentielle : écart maximal entre les
DE
3 pas réels et le pas idéal
2 EL = erreur de linéarité intégrale : écart maximal entre
1 1 LSB idéal toute transition réelle et la ligne de corrélation du point final
0 VREF+ (VDDA)
VSSA
(1/2n)*VREF+ (2/2n)*VREF+ (3/2n)*VREF+ (4/2n)*VREF+ (5/2n)*VREF+ (6/2n)*VREF+ (7/2n)*VREF+
2n)*VREF+
(2n/
(2n3/2n)*VREF+ (2n2/2n)*VREF+
(2n1/2n)*VREF+
MSv19880V6
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Figure 38. Schéma de connexion typique utilisant l'ADC
VDDA(4) VREF+(4)
E/S Convertisseur ADC échantillonneurbloqueur
commutateur
PLUIE(1) analogique CRAD
Convertisseur
(2) (3)
Cparasitaire Ilkg CADC
VAINE Commutateur
d'échantillonnage
avec multiplexage
VSS VSS VSSA
MSv67871V3
1. Reportezvous au tableau 46 pour les valeurs de RAIN, RADC et CADC.
2. Cparasitic représente la capacité du PCB (en fonction de la qualité de la soudure et de la disposition du PCB) plus la capacité du plot (reportezvous
au Tableau 35 pour la valeur de la capacité du plot). Une valeur élevée de Cparasitic dégradera la précision de la conversion. Pour y
remédier, fADC doit être réduit.
3. Reportezvous au tableau 35 pour les valeurs de Ilkg.
4. Reportezvous à la figure 14.
Directives générales de conception de PCB
Le découplage de l'alimentation électrique doit être effectué comme illustré à la Figure 39 ou à la Figure 40, selon
que VREF+ est connecté ou non au VDDA . Les condensateurs de 10 nF doivent être en céramique (de bonne
qualité), et placés le plus près possible de la puce.
Figure 39. Alimentation et découplage de référence (VREF+ non connecté au VDDA)
STM32F103xx
VREF+
(voir remarque 1)
1 μF // 10 nF VDDA
1 μF // 10 nF
VSSA /VREF–
(voir remarque 1)
ai14388b
1. Les entrées VREF+ et VREF– sont disponibles uniquement sur les boîtiers à 100 broches.
DS5319 Rév 18 77/116
115
Figure 40. Alimentation et découplage de référence (VREF+ connecté à VDDA)
STM32F103xx
VREF+/VDDA
(Voir remarque 1)
1 μF // 10 nF
VREF/VSSA
(Voir remarque 1)
ai14389
1. Les entrées VREF+ et VREF– sont disponibles uniquement sur les boîtiers à 100 broches.
5.3.19 Caractéristiques du capteur de température
Tableau 50. Caractéristiques TS
Symbole Paramètre Min Type Max Unité
TL (1) 1 2 °C
Linéarité VSENSE avec la température
Avg_Slope(1) Pente moyenne 4.0 4.3 4,6 mV/°C
V25(1) 1,34 1,43 1,52 V
Tension à 25 °C
tSTART(2) 4 dix
Le temps de démarrage
µs
TS_temp(3)(2) 17.1
Temps d'échantillonnage ADC lors de la lecture de la température
3. Le temps d'échantillonnage le plus court peut être déterminé dans l'application par plusieurs itérations.
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STM32F103x8, STM32F103xB Informations sur le paquet
6 Informations sur le paquet
Afin de répondre aux exigences environnementales, ST propose ces appareils dans différentes qualités d'
emballages ECOPACK®, en fonction de leur niveau de conformité environnementale. Les spécifications
ECOPACK® , les définitions des grades et le statut du produit sont disponibles sur : www.st.com.
ECOPACK® est une marque ST.
6.1 Informations sur le package VFQFPN36
Ce VFQFPN est un boîtier plat quadruple à pas fin à 36 broches, 6x6 mm, pas de 0,5 mm, à profil
très fin.
Figure 41. Aperçu VFQFPN36
Plan de siège
C ddd C
A2A
A3 A1
E2
b
27 19
18
28
e
D2
D
36
dix
1 9
Broche # 1 L
L
ID R = 0,20
E
ZR_ME_V2
1. Le dessin n'est pas à l'échelle.
DS5319 Rév 18 79/116
115
Informations sur le paquet STM32F103x8, STM32F103xB
Tableau 51. Caractéristiques mécaniques du VFQFPN36
millimètres pouces(1)
Symbole
Min Tapez Max Min Tapez Max
UN 0,800 0,900 1.000 0,0315 0,0354 0,0394
A1 0,020 0,050 0,0008 0,0020
A2 0,650 1.000 0,0256 0,0394
A3 0,250 0,0098
b 0,180 0,230 0,300 0,0071 0,0091 0,0118
D 5.875 6.000 6.125 0,2313 0,2362 0,2411
D2 1.750 3.700 4.250 0,0689 0,1457 0,1673
E 5.875 6.000 6.125 0,2313 0,2362 0,2411
E2 1.750 3.700 4.250 0,0689 0,1457 0,1673
e 0,450 0,500 0,550 0,0177 0,0197 0,0217
L 0,350 0,550 0,750 0,0138 0,0217 0,0295
K 0,250 0,0098
ddd 0,080 0,0031
1. Les valeurs en pouces sont converties à partir de mm et arrondies à quatre chiffres décimaux.
80/116 DS5319 Rév 18
Figure 42. Empreinte recommandée VFQFPN36
4h30 1,00
27 19
28 18
0,50
4.10
4h30
4,80 4.10
4,80
36 dix
0,75
1 9
0,30
18h30
ZR_FP_V1
DS5319 Rév 18 81/116
115
Marquage d'échantillons d'ingénierie
La Figure 43 donne un exemple d'orientation du marquage sur le dessus par rapport à l'emplacement de l'identifiant de la broche 1.
Les marquages imprimés peuvent différer selon la chaîne d'approvisionnement.
Les autres marquages facultatifs ou les marques d'insertion/refoulement, qui identifient les pièces tout au long des opérations de la
chaîne d'approvisionnement, ne sont pas indiqués cidessous.
Figure 43. Exemple de vue de dessus du package VFPFPN36
Identification du produit(1)
STM32
F103T8U6
Datecode
Y WW
Code de révision
Identifiant de la broche 1
R
MSv37531V1
1. Les pièces marquées "ES", "E" ou accompagnées d'une lettre de notification d'échantillon technique ne sont pas encore
qualifié et donc pas encore prêt à être utilisé en production et toutes les conséquences découlant d'une telle utilisation ne
seront pas à la charge de ST. En aucun cas, ST ne sera responsable de l'utilisation par le client de ces échantillons
d'ingénierie en production. ST Quality doit être contacté avant toute décision d'utiliser ces échantillons d'ingénierie pour
exécuter une activité de qualification.
82/116 DS5319 Rév 18
6.2 Informations sur le package UFQFPN48
Cet UFQFPN est un boîtier plat quadruple à pas fin ultra fin de 48 broches, 7x7 mm, pas de 0,5 mm.
Figure 44. Schéma UFQFPN48
Zone de marquage
laser de l'identifiant de la broche 1
D
UN
EE
J Plan de
siège
ddd A1
e b
Détail Y
D
Oui
Coussinet exposé
D2
zone
1
L
48
C 0,500x45°
broche1 coin R 0,125 typ.
E2 Détail Z
48
Z
A0B9_ME_V3
2. Il y a une pastille de matrice exposée sur la face inférieure du boîtier QFPN, cette pastille n'est pas connectée en interne aux pastilles d'alimentation VSS ou
VDD. Il est recommandé de le connecter à VSS.
3. Tous les fils/pastilles doivent également être soudés au circuit imprimé pour améliorer la durée de vie du joint de soudure au plomb.
Tableau 52. Caractéristiques mécaniques de l'UFQFPN48
Symbole
UN 0,500 0,550 0,600 0,0197 0,0217 0,0236
A1 0,000 0,020 0,050 0,0000 0,0008 0,0020
D 6.900 7.000 7.100 0,2717 0,2756 0,2795
E 6.900 7.000 7.100 0,2717 0,2756 0,2795
D2 5.500 5.600 5.700 0,2165 0,2205 0,2244
E2 5.500 5.600 5.700 0,2165 0,2205 0,2244
DS5319 Rév 18 83/116
115
Tableau 52. Caractéristiques mécaniques de l'UFQFPN48 (suite)
Symbole
L 0,300 0,400 0,500 0,0118 0,0157 0,0197
J 0,152 0,0060
b 0,200 0,250 0,300 0,0079 0,0098 0,0118
e 0,500 0,0197
ddd 0,080 0,0031
Figure 45. Empreinte recommandée UFQFPN48
7h30
6.20
48 37
1 36
0,20 5,60
7h30
5,80
6.20
5,60
0,30
12 25
13 24
0,50 0,75
0,55
5,80
A0B9_FP_V2
1. Les dimensions sont exprimées en millimètres.
84/116 DS5319 Rév 18
Figure 46. Exemple de vue de dessus du package UFQFPN48
Identification
produit (1) du STM32F
103CBU6
Datecode
Y WW
Identifiant
Code de révision
de la broche 1
MS37524V1
DS5319 Rév 18 85/116
115
6.3 Informations sur le package LFBGA100
Ce LFBGA est un réseau de grille à billes à pas fin de 100 billes, 10 x 10 mm, à pas fin de 0,8 mm
Figure 47. Aperçu du LFBGA100
Z Plan de siège
jjj Z
A4 A2
A1 UN
E1 X
Identificateur Ballon A1
de balle A1 zone d'index E
e F
UN
D1 D
Oui
K
dix 1
VUE DE DESSOUS Øb (100 billes) Ø VUE DE DESSUS
eee ZYX M Ø fff
M Z H0_ME_V2
Tableau 53. Caractéristiques mécaniques du LFBGA100
Symbole
UN 1.700 0,0669
A1 0,270 0,0106
A2 0,300 0,0118
A4 0,800 0,0315
b 0,450 0,500 0,550 0,0177 0,0197 0,0217
D 9.850 10.000 10.150 0,3878 0,3937 0,3996
D1 7.200 0,2835
E 9.850 10.000 10.150 0,3878 0,3937 0,3996
E1 7.200 0,2835
e 0,800 0,0315
F 1.400 0,0551
ddd 0,120 0,0047
eee 0,150 0,0059
fff 0,080 0,0031
86/116 DS5319 Rév 18
Figure 48. Empreinte recommandée LFBGA100
Croix directionnelle
DSM
H0_FP_V1
Tableau 54. Règles de conception de PCB recommandées LFBGA100 (BGA au pas de 0,8 mm)
Dimension Valeurs recommandées
Terrain 0,8
0,500 millimètres
DSM 0,570 mm typ. (dépend de la tolérance d'enregistrement du masque de soudure)
Ouverture du pochoir 0,500 millimètres
Épaisseur du pochoir Entre 0,100 mm et 0,125 mm
Largeur de trace de tampon 0,120 millimètres
DS5319 Rév 18 87/116
115
Figure 49. Exemple de vue de dessus du package LFBGA100
Code de révision
STM32F103
V8H6
Code date = année + semaine
Y WW
Identifiant
de balle A1
88/116 DS5319 Rév 18
6.4 Informations sur le package LQFP100
Ce LQFP est un boîtier quadruple plat à 100 broches, 14x14 mm, à profil bas.
Figure 50. Aperçu du LQFP100
PLAN D'ASSISE
C
UN 0,25 millimètres
A2 A1 c
PLAN DE JAUGE
ccc C
D
K A1
L
D1
L1
D3
75 51
76 50
E1 E3 E
100
26
BROCHE 1 1 25
IDENTIFICATION
e 1L_ME_V5
Tableau 55. Caractéristiques mécaniques du LQPF100
Symbole
UN 1.600 0,0630
A1 0,050 0,150 0,0020 0,0059
A2 1.350 1.400 1.450 0,0531 0,0551 0,0571
b 0,170 0,220 0,270 0,0067 0,0087 0,0106
c 0,090 0,2 0,0035 0,0079
D 15.800 16.000 16.200 0,6220 0,6299 0,6378
D1 13.800 14.000 14.200 0,5433 0,5512 0,5591
D3 12.000 0,4724
E 15.800 16.00 16.200 0,6220 0,6299 0,6378
E1 13.800 14.000 14.200 0,5433 0,5512 0,5591
E3 12.000 0,4724
DS5319 Rév 18 89/116
115
Tableau 55. Caractéristiques mécaniques du LQPF100 (suite)
Symbole
e 0,500 0,0197
L 0,450 0,600 0,750 0,0177 0,0236 0,0295
L1 1.000 0,0394
k 0.0° 3,5° 7.0° 0.0° 3,5° 7.0°
ccc 8 0,080 0,0031
Figure 51. Empreinte recommandée LQFP100
75 51
76 50
0,5
0,3
16,7 14,3
100 26
1.2
1 25
12.3
16.7
ai14906c
90/116 DS5319 Rév 18
Figure 52. Exemple de vue de dessus du package LQFP100
STM32F103
V8T6R Code de révision
Datecode
Y WW
MSv37526V1
DS5319 Rév 18 91/116
115
6.5 Informations sur le package UFBGA100
Cet UFBGA est un boîtier de réseau de billes à pas ultra fin de 100 billes, 7x7 mm, pas de 0,50 mm.
Figure 53. UFBGA100 aperçu
Z Plan de siège
jjj Z
A4 A3 A2 A1 UN
E1 Identificateur Zone X
de balle A1 d'index de balle A1 E
e F
UN
D1 D
Oui
M
12 1
VUE DE DESSOUS Øb (100 billes) Ø VUE DE DESSUS
M eee ZYX Ø fff
M Z
A0C2_ME_V4
Tableau 56. Caractéristiques mécaniques de l'UFBGA100
Symbole
UN 0,460 0,530 0,600 0,0181 0,0209 0,0236
A1 0,050 0,080 0,110 0,0020 0,0031 0,0043
A2 0,400 0,450 0,500 0,0157 0,0177 0,0197
A3 0,080 0,130 0,180 0,0031 0,0051 0,0071
A4 0,270 0,320 0,370 0,0106 0,0126 0,0146
b 0,200 0,250 0,300 0,0079 0,0098 0,0118
D 6.950 7.000 7.050 0,2736 0,2756 0,2776
D1 5.450 5.500 5.550 0,2146 0,2165 0,2185
E 6.950 7.000 7.050 0,2736 0,2756 0,2776
E1 5.450 5.500 5.550 0,2146 0,2165 0,2185
e 0,500 0,0197
F 0,700 0,750 0,800 0,0276 0,0295 0,0315
ddd 0,100 0,0039
92/116 DS5319 Rév 18
Tableau 56. Caractéristiques mécaniques de l'UFBGA100 (suite)
pouces(1)
millimètres
Symbole
eee 0,150 0,0059
fff 0,050 0,0020
Figure 54. Empreinte recommandée UFBGA100
DSM
A0C2_FP_V1
Tableau 57. Règles de conception de PCB recommandées UFBGA100 (pas de 0,5 mm BGA)
Terrain 0,5
0,280 millimètres
DS5319 Rév 18 93/116
115
Figure 55. Exemple de vue de dessus du package UFBGA100
Identification
(1) du
produit STM32F
103VBI6
Datecode
Y WW
Identifiant
Code de révision
balle A1
R
MS37527V1
94/116 DS5319 Rév 18
Ce LQFP est un boîtier plat quadruple à profil bas de 64 broches, 10x10 mm.
PLAN D'ASSISE
C
UN
PLAN DE
A2
c JAUGE 0,25 mm
A1
ccc C A1
D K
D1 L
D3 L1
48 33
32
49
E3 E1 E
64 17
NIP 1 1 16
IDENTIFICATION e
5W_ME_V3
Tableau 58. Caractéristiques mécaniques du LQFP64
Symbole
UN 1.600 0,0630
A1 0,050 0,150 0,0020 0,0059
A2 1.350 1.400 1.450 0,0531 0,0551 0,0571
b 0,170 0,220 0,270 0,0067 0,0087 0,0106
c 0,090 0,200 0,0035 0,0079
D 12.000 0,4724
D1 10.000 0,3937
D3 7.500 0,2953
E 12.000 0,4724
E1 10.000 0,3937
DS5319 Rév 18 95/116
115
Tableau 58. Caractéristiques mécaniques du LQFP64 (suite)
Symbole
E3 7.500 0,2953
e 0,500 0,0197
K 0° 3,5° 7° 0° 3,5° 7°
L 0,450 0,600 0,750 0,0177 0,0236 0,0295
L1 1.000 0,0394
ccc 0,080 0,0031
Figure 57. Empreinte recommandée LQFP64
48 33
0,3
49 0,5 32
12.7
10.3
10.3
64 17
1.2
1 16
7.8
12.7
ai14909c
96/116 DS5319 Rév 18
Identification du produit(1) Code de révision
STM32F103
R8T6
Datecode
Y WW
MSv37530V1
DS5319 Rév 18 97/116
115
6.7 Informations sur le package TFBGA64
Ce TFBGA est un ensemble de matrice de billes à pas fin à profil fin de 64 billes, 5x5 mm, pas de 0,5 mm.
Figure 59. Aperçu du TFBGA64
UN E1
E e F
D D1
Øb (64 billes) Ø e
eee CBA M Ø fff
M C
B
UN
1 8
VUE DE DESSUS Zone Identificateur VUE DE DESSOUS

d'index de balle A1 de balle A1
C Plan de siège
ddd C
A4
A2 A1 UN
VUE DE CÔTÉ
R8_ME_V4
Tableau 59. Caractéristiques mécaniques du TFBGA64
Symbole
UN 1.200 0,0472
A1 0,150 0,0059
A2 0,200 0,0079
A4 0,600 0,0236
b 0,250 0,300 0,350 0,0098 0,0118 0,0138
D 4.850 5.000 5.150 0,1909 0,1969 0,2028
D1 3.500 0,1378
E 4.850 5.000 5.150 0,1909 0,1969 0,2028
E1 3.500 0,1378
e 0,500 0,0197
F 0,750 0,0295
ddd 0,080 0,0031
98/116 DS5319 Rév 18
Tableau 59. Caractéristiques mécaniques du TFBGA64 (suite) pouces(1)
millimètres
Symbole
eee 0,150 0,0059
fff 0,050 0,0020
Figure 60. Empreinte recommandée par TFBGA64
DSM
R8_FP_V1
Tableau 60. Règles de conception de PCB recommandées par TFBGA64 (BGA au pas de 0,5 mm)
Terrain 0,5
0,280 millimètres
Largeur de trace de tampon 0,100 millimètre
DS5319 Rév 18 99/116
115
Figure 61. Exemple de vue de dessus du package TFBGA64
32F10386
Datecode
Y WW
Code de révision
Identifiant
de balle A1
R
MSv37528V1
100/116 DS5319 Rév 18
Ce LQFP est un boîtier plat quadruple à profil bas de 48 broches, 7x7 mm.
SIÈGES
AVION
C
UN A2
A1 c
PLAN DE
JAUGE 0,25 mm
ccc C
D K
A1 L
D1
L1
D3
36 25
37 24
E1 E3 E
48 13
NIP 1
IDENTIFICATION 1 12
e 5B_ME_V2
Tableau 61. Caractéristiques mécaniques du LQFP48
Symbole
UN 1.600 0,0630
A1 0,050 0,150 0,0020 0,0059
A2 1.350 1.400 1.450 0,0531 0,0551 0,0571
b 0,170 0,220 0,270 0,0067 0,0087 0,0106
c 0,090 0,200 0,0035 0,0079
D 8.800 9.000 9.200 0,3465 0,3543 0,3622
D1 6.800 7.000 7.200 0,2677 0,2756 0,2835
D3 5.500 0,2165
E 8.800 9.000 9.200 0,3465 0,3543 0,3622
DS5319 Rév 18 101/116
115
Tableau 61. Caractéristiques mécaniques du LQFP48 (suite)
Symbole
E1 6.800 7.000 7.200 0,2677 0,2756 0,2835
E3 5.500 0,2165
e 0,500 0,0197
L 0,450 0,600 0,750 0,0177 0,0236 0,0295
L1 1.000 0,0394
k 0° 3,5° 7° 0° 3,5° 7°
ccc 0,080 0,0031
Figure 63. LQFP48 Empreinte recommandée à 48 broches
0,50
1.20
0,30
36 25
37 24
0,20
7h30
9,70 5,80
7h30
48 13
1 12
1.20
5,80
9.70
ai14911d
102/116 DS5319 Rév 18
Identification
(1) du
produit STM32
F103CBT6
Datecode
Y WW
Code de révision
Identification de la broche 1
MS37529V1
DS5319 Rév 18 103/116
115
6.9 Caractéristiques thermiques
La température maximale de jonction de puce (TJmax) ne doit jamais dépasser les valeurs indiquées dans le
Tableau 9 : Conditions générales de fonctionnement.
La température maximale de jonction puce, TJ max, en degrés Celsius, peut être calculée à l'aide de
l'équation suivante :
TJ max = TA max + (PD max × JA)
où:
• TA max est la température ambiante maximale en C, • JA

est la résistance thermique jonctionambiante du boîtier, en C/W, • PD max est la
somme de PINT max et PI/O max (PD max = PINT max + PI/Omax),
• PINT max est le produit de IDD et VDD, exprimé en Watts. Il s'agit de la puissance interne maximale
de la puce.
PI/O max représente la dissipation de puissance maximale sur les broches de sortie où :
PI/O max = (VOL × IOL) + ((VDD – VOH) × IOH),
en tenant compte des VOL / IOL et VOH / IOH réels des E/S à bas et haut niveau dans l'application.
Tableau 62. Caractéristiques thermiques du colis
Symbole Paramètre Valeur Unité
Résistance thermique jonctionambiante 44
LFBGA100 10 × 10 mm / pas de 0,8 mm
LQFP100 14 × 14 mm / pas de 0,5 mm
UFBGA100 7 × 7 mm / pas de 0,5 mm
LQFP64 10 × 10 mm / pas de 0,5 mm
JA °C/W
TFBGA64 5 × 5 mm / pas de 0,5 mm
LQFP48 7 x 7 mm / pas de 0,5 mm
UFQFPN 48 7 × 7 mm / pas de 0,5 mm
VFQFPN 36 6 × 6 mm / pas de 0,5 mm
6.9.1 Document de référence
JESD512 Méthode d'essai thermique des circuits intégrés Conditions d'environnement Convection
naturelle (air immobile). Disponible sur www.jedec.org.
104/116 DS5319 Rév 18
6.9.2 Sélection de la plage de température du produit
Lors de la commande du microcontrôleur, la plage de température est spécifiée dans le schéma
d'informations de commande présenté à la section 7.
Chaque suffixe de plage de température correspond à une température ambiante garantie spécifique à dissipation
maximale et, à une température de jonction maximale spécifique.
Comme les applications n'utilisent pas couramment le STM32F103xx à une dissipation maximale, il est utile de
calculer la consommation électrique exacte et la température de jonction pour déterminer quelle plage de
température sera la mieux adaptée à l'application.
Les exemples suivants montrent comment calculer la plage de température nécessaire pour une application
donnée.
Exemple 1 : application haute performance
En supposant les conditions d'application suivantes :
Température ambiante maximale TAmax = 82 °C (mesurée selon JESD512), IDDmax = 50 mA, VDD =
3,5 V, maximum 20 E/S utilisées en même temps en sortie à bas niveau avec IOL = 8 mA, VOL= 0,4 V et
maximum 8 E/S utilisées en même temps en sortie au niveau bas avec IOL = 20 mA, VOL= 1,3 V PINTmax
= 50 mA × 3,5 V= 175 mW PIOmax = 20 × 8 mA ×
0,4 V + 8 × 20 mA × 1,3 V = 272 mW Cela
donne : PINTmax = 175 mW et PIOmax = 272 mW : PDmax = 175 + 272
= 447 mW
Ainsi : PDmax = 447 mW En
utilisant les valeurs obtenues dans le Tableau 62 , TJmax est calculé comme suit : –
Pour LQFP100, 46 °C/W TJmax =
82 °C + (46 °C/W × 447 mW) = 82 °C + 20,6 °C = 102,6 °C
Cela se situe dans la plage des pièces de la version suffixe 6 (–40 < TJ < 105 °C).
Dans ce cas, les pièces doivent être commandées au moins avec le suffixe de plage de température 6
(voir section 7).
Exemple 2 : Application haute température
En utilisant les mêmes règles, il est possible d'adresser des applications qui fonctionnent à des
températures ambiantes élevées avec une faible dissipation, tant que la température de jonction TJ reste dans la
plage spécifiée.
En supposant les conditions d'application suivantes :
Température ambiante maximale TAmax = 115 °C (mesurée selon JESD512), IDDmax = 20 mA, VDD =
3,5 V, maximum 20 E/S utilisées en même temps en sortie à bas niveau avec IOL = 8 mA, VOL= 0,4 V
PINTmax = 20 mA × 3,5 V= 70 mW
PIOmax = 20 × 8 mA × 0,4 V = 64 mW
Cela donne : PINTmax = 70 mW et PIOmax =
64 mW : PDmax = 70 + 64 = 134 mW Ainsi : PDmax = 134 mW
DS5319 Rév 18 105/116
115
En utilisant les valeurs obtenues dans le Tableau 62 , TJmax est calculé comme suit :
– Pour LQFP100, 46 °C/W TJmax
= 115 °C + (46 °C/W × 134 mW) = 115 °C + 6,2 °C = 121,2 °C
Cela se situe dans la plage des pièces de la version suffixe 7 (–40 < TJ < 125 °C).
Dans ce cas, les pièces doivent être commandées au moins avec le suffixe de plage de température 7
(voir section 7).
Figure 65. LQFP100 PD max vs TA
700
600
500
400 Suffixe 6
(mW)
PD
Suffixe 7
300
200
100
0
65 75 85 95 105 115 125 135
TA (°C)
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STM32F103x8, STM32F103xB Schéma d'informations de commande
7 Schéma d'informations de commande
Exemple: STM32 F 103 C 8 T 7 xxx
Famille d'appareils
STM32 = microcontrôleur 32 bits basé sur Arm
Type de produit
F = Usage général
Sousfamille d'appareils
103 = Ligne de performances
Nombre de broches
T = 36 broches
C = 48 broches
R = 64 broches
V = 100 broches
Taille de la mémoire flash
8 = 64 Ko de mémoire Flash
B = 128 Ko de mémoire Flash
Emballer
H = BGA
Je = UFBGA
T = LQFP
U = VFQFPN ou UFQFPN
Écart de température
6 = Plage de température industrielle, –40 à 85 °C
7 = Plage de température industrielle, –40 à 105 °C
Choix
xxx = pièces programmées
TR = bande et bobine
Pour une liste des options disponibles (vitesse, forfait, etc.) ou pour plus d'informations sur tout aspect de cet
appareil, contactez votre bureau de vente ST le plus proche.
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115
Historique des révisions STM32F103x8, STM32F103xB
8 Historique des révisions
Tableau 63. Historique des révisions du document
Date Révision Changements
01juin2007 1 Première version.
Taille de la mémoire flash modifiée dans les broches Note 9, Note 5, Note 7, Note 7 et
BGA100 ajoutées au Tableau 5 : Définitions des broches STM32F103xx à densité
moyenne. Figure 3 : Ligne de performances STM32F103xx Ballout LFBGA100 ajouté.
THSE remplacé par TLSE dans la Figure 23 : Diagramme de synchronisation CA de la source
d'horloge externe à faible vitesse. Gamme VBAT modifiée dans les schémas
d'alimentation. tSU(LSE) remplacé par tSU(HSE) dans le Tableau 22 : Caractéristiques
de l'oscillateur HSE 416 MHz. Valeur max IDD(HSI) ajoutée au Tableau 24 : Oscillateur HSI
caractéristiques.
Taille de l'échantillon modifiée et modèle de machine supprimé en cas de décharge
électrostatique (ESD).
Nombre de pièces modifiées et référence standard mise à jour dans le verrouillage statique.
Conditions de 25 °C et 85 °C supprimées et nom de classe modifié dans le Tableau 33 :
Sensibilités électriques. Valeurs RPU et RPD min et max ajoutées au Tableau 35 :
20juil2007 2 Caractéristiques statiques des E/S. Valeurs RPU min et max ajoutées au Tableau 38 :
Caractéristiques des broches NRST.
Figure 32 : Formes d'onde AC du bus I2C et circuit de mesure et Figure 31 :
Protection de broche NRST recommandée corrigée.
Notes supprimées sous le tableau 9, le tableau 38, le tableau 44.
Les valeurs typiques d'IDD ont été modifiées dans le Tableau 11 : Consommation de courant
maximale en modes Marche et Veille. Tableau 39 : Caractéristiques TIMx modifiées.
tSTAB, valeur VREF+ , tlat et fTRIG ajoutés au Tableau 46 : caractéristiques ADC.
Dans le tableau : , endurance typique et rétention des données pour TA = 85 °C ajoutées,
rétention des données pour TA = 25 °C supprimées.
VBG remplacé par VREFINT dans le Tableau 12 : Tension de référence interne intégrée.
Le titre du document a été modifié. Section du réseau de zone de contrôleur (CAN) modifiée.
Figure 14 : Schéma d'alimentation modifié.
Caractéristiques de la liste de la page 1 optimisées. Petits changements de texte.
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STM32F103x8, STM32F103xB Historique des révisions
Tableau 63. Historique des révisions du document (suite)
Ajout des numéros de référence racine STM32F103CBT6, STM32F103T6 et STM32F103T8 (voir
le tableau 2 : caractéristiques et nombre de périphériques des appareils à densité moyenne
STM32F103xx)
Package VFQFPN36 ajouté (voir Section 6 : Informations sur le package). Tous les emballages
sont conformes ECOPACK®. Les valeurs en pouces des données mécaniques de l'emballage
sont calculées à partir de mm et arrondies à 4 chiffres décimaux (voir Section 6 : Informations
sur l'emballage).
Tableau 5 : Définitions des broches STM32F103xx à densité moyenne mises à jour et
clarifiées.
Tableau 26 : Délais de réveil du mode basse consommation mis à jour.
TA min corrigé dans le Tableau 12 : Tension de référence interne intégrée.
Note 2 ajoutée cidessous Tableau 22 : Caractéristiques de l'oscillateur HSE 416 MHz.
Valeur VESD(CDM) ajoutée au Tableau 32 : Valeurs maximales absolues ESD.
Remarque 4 ajoutée et description du paramètre VOH modifiée dans le Tableau 36 :
Caractéristiques de la tension de sortie.
Note 1 modifiée sous Tableau 37 : Caractéristiques E/S AC.
Équation 1 et tableau 47 : RAIN max pour fADC = 14 MHz ajoutés à la section 5.3.18 :
caractéristiques ADC 12 bits.
VAIN, tS max, tCONV, VREF+ min et tlat max modifiés, notes modifiées et tlatr
ajouté dans le Tableau 46 : caractéristiques ADC.
Figure 37 : Caractéristiques de précision ADC mises à jour. Note 1 modifiée cidessous Figure 38 :
Schéma de connexion typique utilisant l'ADC.
Décharge électrostatique (ESD) à la page 59 modifiée.
Nombre de canaux TIM4 modifiés dans la Figure 1 : schéma fonctionnel de la ligne
18 octobre 2007 3 de performance STM32F103xx.
Consommation maximale de courant Tableau 13, Tableau 14 et Tableau 15 mis à jour.
Vhysmodifié dans le Tableau 35 : Caractéristiques statiques des E/S.
Tableau 49 : Précision ADC mise à jour. Valeur VFESD ajoutée dans le Tableau 30 :
Caractéristiques EMS.
Valeurs corrigées, note 2 modifiée et note 3 supprimée dans le Tableau 26 : Délais de réveil du
mode basse consommation.
Tableau 16 : Consommations de courant typiques et maximales en modes Arrêt et Veille :
Valeurs typiques ajoutées pour VDD/VBAT = 2,4 V, Note 2 modifiée, Note 2 ajoutée.
Tableau 21 : Consommation de courant typique en mode Veille ajoutée. Consommation de courant
périphérique sur puce à la page 49 ajoutée.
Valeurs ACCHSI mises à jour dans le Tableau 24 : Caractéristiques de l'oscillateur HSI.
Vprog ajouté au Tableau 28 : Caractéristiques de la mémoire flash.
Adresse de l'octet d'option supérieur modifié dans la Figure 11 : Carte mémoire.
Valeur fLSI typique ajoutée dans le Tableau 25 : Caractéristiques de l'oscillateur LSI et valeur
RC interne corrigée de 32 à 40 kHz dans l'ensemble du document.
TS_temp ajouté au Tableau 50 : caractéristiques TS. NEND modifié dans le tableau : .
TS_vrefint ajouté au Tableau 12 : Tension de référence interne intégrée.
Gestion des broches inutilisées spécifiées dans Caractéristiques générales d'entrée/sortie à la page
61. Toutes les E/S sont conformes aux normes CMOS et TTL. Figure 39 : Alimentation et
découplage de référence (VREF+ non connecté au VDDA) modifiés. tJITTER et fVCO
supprimés
du Tableau 27 : Caractéristiques PLL.
Annexe A : Remarques importantes à la page 81 ajoutées.
Figure 16, Figure 17, Figure 19 et Figure 21 ajoutées .
DS5319 Rév 18 109/116
115
Statut du document promu des données préliminaires à la fiche technique.
Le STM32F103xx est certifié USB. Petits changements de texte.
Schémas d'alimentation à la page 15 modifiés. Nombre de périphériques de communication corrigés
pour STM32F103Tx et nombre de GPIO corrigés pour le package LQFP dans le tableau 2 :
caractéristiques des périphériques à densité moyenne STM32F103xx et nombre de périphériques.
Fonction principale et fonction alternative par défaut modifiées pour PC14 et PC15 dans, note 6 ajoutée
et colonne de remappage ajoutée dans le tableau 5 : définitions des broches STM32F103xx à densité
moyenne.
Valeurs nominales VDD–VSS et Note 1 modifiées dans le Tableau 6 : Caractéristiques de tension, Note
1 modifiées dans le Tableau 7 : Caractéristiques de courant.
Remarque 1 et Remarque 2 ajoutées dans le Tableau 11 : Caractéristiques du bloc de commande de
puissance et de réinitialisation intégré.
Valeur IDD à 72 MHz avec périphériques activés modifiée dans le Tableau 14 : Consommation
maximale de courant en mode Run, code avec traitement des données exécuté à partir de la RAM.
Valeur IDD à 72 MHz avec périphériques activés modifiés dans le Tableau 15 : Consommation
maximale de courant en mode veille, code exécuté à partir de la mémoire flash ou de la RAM à la page
43.
Valeur typique IDD_VBAT à 2,4 V modifiée et valeurs maximales IDD_VBAT ajoutées dans le Tableau
16 : Consommations de courant typiques et maximales en modes Arrêt et Veille. Note ajoutée dans le
Tableau 17 à la page 47 et le Tableau 18 à la page 48. Consommation ADC1 et ADC2 et notes modifiées
dans le Tableau 19 : Consommation de courant périphérique. Conditions tSU(HSE) et tSU(LSE)
modifiées dans le Tableau 22 et le Tableau
22 novembre 2007 4 23, respectivement.
Valeurs maximales supprimées du Tableau 26 : Délais de réveil du mode basse consommation.
Conditions tRET modifiées dans le tableau : . Figure 14 : Schéma d'alimentation corrigé.
Figure 20 : Consommation de courant typique en mode Stop, avec régulateur en mode Lowpower
ajouté.
Note supprimée sous Figure 33 : Chronogramme SPI mode esclave et CPHA = 0. Note ajoutée
sous Figure 34 : Chronogramme SPI mode esclave et CPHA = 1(1).
Détails sur les broches inutilisées retirés de Caractéristiques générales d'entrée/
sortie à la page 61.
Tableau 42 : Caractéristiques SPI mises à jour. Tableau 43 : Temps de démarrage USB ajouté.
VAIN, tlat et tlatr modifiés, note ajoutée et Ilkg supprimé dans le tableau 46 : ADC
caractéristiques. Conditions de test modifiées et note ajoutée dans le tableau 49 : Précision ADC.
Remarque ajoutée sous le tableau 47 et le tableau 50.
Valeurs en pouces corrigées dans le Tableau 55 : Caractéristiques mécaniques du LQPF100, Tableau
58 : Caractéristiques mécaniques du LQFP64 et Tableau 60 : Caractéristiques mécaniques du boîtier
plat quadruple à profil bas LQFP48, 7 x 7 mm, 48 broches.
Valeur JA pour le package VFQFPN36 ajoutée dans le Tableau 62 : Caractéristiques thermiques du
package C
odes de
commande remplacés par la Section 7 : Schéma d'informations de commande.
Conditions de fonctionnement du MCU modifiées dans Consommation de courant typique à la page 46.
Avg_Slope et V25 modifiés dans le Tableau 50 : Caractéristiques TS. Caractéristiques de l'interface I2C
à la page 68 modifiées.
Impédance spécifiée dans A.4 : Glitch de tension sur l'entrée ADC 0 à la page 81.
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Figure 2 : Arborescence de l'horloge à la page 12 ajoutée.
Valeur TJ maximale indiquée dans le Tableau 8 : Caractéristiques thermiques à la page 37.
Fonction CRC ajoutée (voir Unité de calcul CRC (contrôle de redondance cyclique) à la page 9
et Figure 11 : Carte mémoire à la page 34 pour l'adresse).
IDD modifié dans le Tableau 16 : Consommations de courant typiques et maximales en modes
Arrêt et Veille.
ACCHSI modifié dans le Tableau 24 : Caractéristiques de l'oscillateur HSI à la page 54, note
2 supprimée.
PD, TA et TJ ajoutés, valeurs de tprog modifiées et description de tprog clarifiée dans le
Tableau 28 : Caractéristiques de la mémoire flash à la page 56. tRET
modifié dans le Tableau : .
14 mars 2008 5 Unité VNF(NRST) corrigée dans le Tableau 38 : Caractéristiques des broches NRST
à la page 66.
Tableau 42 : Caractéristiques SPI à la page 70 modifié.
IVREF ajouté au Tableau 46 : Caractéristiques ADC à la page 74.
Tableau 48 : Précision ADC Conditions de test limitées ajoutées. Tableau 49 : Précision ADC
modifiée.
Spécifications du package LQFP100 mises à jour (voir Section 6 : Informations sur le
package à la page 79).
Empreintes recommandées LQFP100, LQFP 64, LQFP48 et VFQFPN36 ajoutées (voir Figure
55, Figure 60, Figure 64 et Figure 44).
Section 6.9 : Caractéristiques thermiques à la page 104 modifiée, section 6.9.1 et section 6.9.2
ajoutées.
Annexe A : Remarques importantes à la page 81 supprimées.
Petits changements de texte. Figure 11 : Carte mémoire clarifiée.
Dans le tableau : :
– NEND testé sur toute la plage de température – conditions de
21 mars 2008 6 cyclage spécifiées pour tRET – tRET min modifié
à TA = 55 °C V25, Avg_Slope et TL modifiés
dans le Tableau 50 : caractéristiques TS.
Fonction CRC supprimée.
Fonction CRC rajoutée. Petits changements de texte. Section 1 : Introduction modifiée.
Section 2.2 : Compatibilité complète dans toute la famille ajoutée.
IDD à TA max = 105 °C ajouté au Tableau 16 : Consommations de courant typiques et
maximales en modes Arrêt et Veille à la page 44.
IDD_VBAT supprimé du Tableau 21 : Consommation de courant typique en mode Veille à la
page 47.
7 Valeurs ajoutées au Tableau 41 : Fréquence SCL (fPCLK1 = 36 MHz, VDD_I2C = 3,3 V) à la
22mai2008
page 69.
Figure 33 : Chronogramme SPI mode esclave et CPHA = 0 page 71 modifié. Équation 1
corrigée. tRET à TA = 105 °C modifié
dans le Tableau : à la page 57.
VUSB ajouté au Tableau 44 : Caractéristiques électriques USB DC à la page 73.
Figure 65 : LQFP100 PD max vs. TA à la page 106 modifiée.
Option Axx ajoutée au Tableau 63 : Schéma des informations de commande à la page 110.
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115
Superviseur d'alimentation mis à jour et VDDA ajouté au Tableau 9 : Conditions générales de
fonctionnement.
Capacité modifiée dans la Figure 14 : Schéma d'alimentation à la page 36.
Notes de tableau révisées à la section 5 : Caractéristiques électriques.
Tableau 16 : Consommations de courant typiques et maximales en modes Arrêt et Veille
modifiées.
Données ajoutées au Tableau 16 : Consommations de courant typiques et maximales en modes
Arrêt et Veille et au Tableau 21 : Consommation de courant typique en mode Veille supprimées.
fHSE_ext modifié dans le Tableau
20 : Caractéristiques de l'horloge utilisateur externe rapide à la page 50. fPLL_IN
modifié dans le Tableau 27 : Caractéristiques de la PLL à la page 56.
21 juillet 2008 8 Valeur minimale du temps de descente SDA et SCL pour le mode rapide supprimée de
Tableau 40 : Caractéristiques I2C à la page 68, note 1 modifiée. th(NSS) modifié
dans Tableau 42 : Caractéristiques SPI à la page 70 et Figure 33 : Chronogramme SPI
mode esclave et CPHA = 0 à la page 71.
CADC modifié dans le Tableau 46 : Caractéristiques ADC à la page 74 et Figure 38 :
Schéma de connexion typique utilisant l'ADC modifié.
Valeur TS_temp typique supprimée du Tableau 50 : Caractéristiques TS à la page 78.
Spécifications du package LQFP48 mises à jour (voir Tableau 60 et Tableau 64), Section 6 :
Informations sur le package révisées.
Option Axx supprimée du Tableau 63 : Schéma des informations de commande à la page 110.
Petits changements de texte.
Numéros de pièce STM32F103x6 supprimés (voir Tableau 63 : Schéma d'informations
de commande). Petits changements de texte.
Temporisateurs à usage général (TIMx) et temporisateur de contrôle avancé (TIM1) à la page 18
mis à jour.
Remarques mises à jour dans le Tableau 5 : Définitions des broches STM32F103xx à densité
moyenne à la page 28.
Note 2 modifiée cidessous Tableau 6 : Caractéristiques de tension à la page 37, | VDDx|
min et | VDDx| min supprimé.
22 sept. 2008 9
Conditions de mesure spécifiées dans la Section 5.3.5 : Caractéristiques du courant
d'alimentation à la page 40.
IDD en mode veille à 85 °C modifié dans le Tableau 16 : Consommations de courant typiques et
maximales en modes Arrêt et Veille à la page 44.
Caractéristiques générales des entrées/sorties page 61 modifiées. Conditions
fHCLK modifiées dans le Tableau 30 : Caractéristiques EMS à la page 58. JA et valeur de pas
modifiées pour le colis LFBGA100 dans le Tableau 62 : Caractéristiques thermiques du
colis. Petits changements de texte.
112/116 DS5319 Rév 18
Informations d'E/S clarifiées à la page 1.
Figure 3 : Ligne de performances STM32F103xx Ballout LFBGA100 modifié.
Figure 11 : Carte mémoire modifiée. Tableau 4 : Comparaison des fonctionnalités de minuterie
ajoutée.
PB4, PB13, PB14, PB15, PB3/TRACESWO déplacés de la colonne par défaut à la colonne Remap
dans le tableau 5 : définitions des broches STM32F103xx à densité moyenne.
PD pour LFBGA100 corrigé dans le Tableau 9 : Conditions générales de fonctionnement.
23 avril 2009 dix Remarque modifiée dans le Tableau 13 : Consommation maximale de courant en mode Run,

code avec traitement de données exécuté à partir de la Flash et Tableau 15 : Consommation
maximale de courant en mode Sleep, code exécuté à partir de la Flash ou de la RAM.
Tableau 20 : Caractéristiques de l'horloge utilisateur externe haute vitesse et Tableau 21 :
Caractéristiques de l'horloge utilisateur externe basse vitesse modifiées.
La figure 20 montre une courbe typique (titre modifié). Valeurs ACCHSI max modifiées dans
le Tableau 24 : Caractéristiques de l'oscillateur HSI.
Package TFBGA64 ajouté (voir Tableau 59 et Tableau 60). Petits changements de texte.
Note 5 mise à jour et note 4 ajoutée dans le tableau 5 : définitions des broches
STM32F103xx à densité moyenne.
VRERINT et TCoeff ajoutés au Tableau 12 : Tension de référence interne intégrée. Valeur
IDD_VBAT ajoutée au Tableau 16 : Consommations de courant typiques et maximales en modes
Arrêt et Veille. Figure 18 : Consommation de courant typique sur VBAT (RTC activé) ajoutée.
fHSE_ext min modifié dans le Tableau 20 : Horloge
utilisateur externe rapide
caractéristiques.
CL1 et CL2 remplacés par C dans Tableau 22 : Caractéristiques de l'oscillateur HSE
416 MHz et Tableau 23 : Caractéristiques de l'oscillateur LSE (fLSE = 32,768 kHz), notes modifiées
et déplacées sous les tableaux. Tableau 24 : Caractéristiques de l'oscillateur HSI
22 sept. 2009 11 modifiées. Conditions supprimées du Tableau 26 : Délais de réveil du mode basse consommation.
Note 1 modifiée cidessous Figure 24 : Application typique avec un cristal 8 MHz.
Norme CEI 1000 mise à jour vers CEI 61000 et SAE J1752/3 mise à jour vers CEI 619672 dans
la Section 5.3.10 : Caractéristiques CEM à la page 57.
Gigue ajoutée au Tableau 27 : Caractéristiques PLL.
Tableau 42 : Caractéristiques SPI modifiées.
Paramètres CADC et RAIN modifiés dans le Tableau 46 : Caractéristiques ADC.
Valeurs RAIN max modifiées dans le Tableau 47 : RAIN max pour fADC = 14 MHz.
Figure 47 : Aperçu du LFBGA100 mis à jour.
Ajout d'appareils STM32F103TB.
Ajout du package VFQFPN48.
Mise à jour de la note 2 cidessous Tableau 40 : Caractéristiques I2C
03 juin 2010 12
Mise à jour de la Figure 32 : Formes d'onde AC du bus I2C et circuit de mesure Mise à jour
de la Figure 31 : Protection recommandée des broches NRST Mise à jour de
la Section 5.3.12 : Caractéristiques d'injection de courant d'E/S
DS5319 Rév 18 113/116
115
Notes de bas de page mises à jour sous Tableau 6 : Caractéristiques de tension à la page 37 et
Tableau 7 : Caractéristiques de courant à la page 37 Mise
à jour de tw min dans le Tableau 20 : Caractéristiques de l'horloge utilisateur
externe à grande vitesse à la page
19 avril 2011 13
50 Mise à jour du temps de démarrage dans le Tableau 23 : Caractéristiques de l'oscillateur
LSE (fLSE = 32,768 kHz) à la
page 53 Section 5.3.12 ajoutée : Caractéristiques d'injection de courant d'E/S
Section 5.3.13 mise à jour : Caractéristiques du port d'E/S
Ajout de l'UFBGA100 7 x 7 mm.
07déc2012 14 Mise à jour de la Figure 59 : LQFP64, 10 x 10 mm, 64 broches à profil bas, contour du boîtier
quadruple plat pour ajouter l'identification de la broche 1.
Remplacement du package VQFN48 par UQFN48 dans les packages de page de garde,
Tableau 2 : Caractéristiques des appareils à densité moyenne STM32F103xx et nombre de
périphériques, Figure 9 : Brochage UFQFPN48 de la ligne de performances STM32F103xx,
Tableau 2 : Caractéristiques et nombre de périphériques du dispositif à densité moyenne
STM32F103xx, Tableau 56 : Données mécaniques UFBGA100, Tableau 63 : Schéma
d'informations de commande et Tableau 62 mis à jour : Caractéristiques
thermiques du boîtier
Ajout d'une note de bas de page pour les canaux TFBGA ADC dans le tableau 2 :
caractéristiques des appareils à densité moyenne STM32F103xx et
nombre de périphériques
Mise à jour du Tableau 5 : Définitions des broches STM32F103xx à densité moyenne
Correction de la lettre Sigma dans la section 5.1.1 : Valeurs minimales et maximales Suppression
de la première phrase de la section 5.3.16 : Interfaces de communication
Ajout de 'VIN' dans le Tableau 9 : Conditions générales de fonctionnement
Mise à jour de la première phrase dans Courant de commande de
sortie Ajout de la note 5. dans le Tableau 24 : Caractéristiques de l'oscillateur HSI
14Mai2013 15 'VIL' et 'VIH' mis à jour dans le Tableau 35 : Caractéristiques statiques d'E/S
Ajout de notes à la Figure 26 : Caractéristiques d'entrée d'E/S standard port CMOS, Figure
27 : Caractéristiques d'entrée d'E/S standard Port TTL, Figure 28 : 5 Caractéristiques d'entrée
d'E/S à tolérance V port CMOS et Figure 29 : caractéristiques d'entrée d'E/S à tolérance 5
V port TTL Mise à jour Figure 32 : Formes d'onde AC
du bus I2C et circuit de mesure interne… » dans le Tableau 40 : Caractéristiques I2C Titre
mis à jour du Tableau 41 : Fréquence SCL (fPCLK1 = 36 MHz, VDD_I2C = 3,3 V)
Mise à jour de la note 2. dans le Tableau 49 : Précision
ADC Mise à jour de la Figure 53 : UFBGA100 100 billes, 7 x 7 mm, pas de 0,50 mm, aperçu du
boîtier de matrice de billes à pas ultra fin et Tableau 56 : Données mécaniques de
l'UFBGA100
Mise à jour de la Figure 47 : Aperçu du LFBGA100 et du Tableau 53 : Données
mécaniques du LFBGA100
Mise à jour de la Figure 60 : TFBGA64 Réseau de billes actives 8 x 8, 5 x 5 mm, pas de 0,5 mm,
contour du boîtier et Tableau 59 : TFBGA64 Réseau de billes actives 8 x 8, 5 x 5 mm, pas de
0,5 mm, données mécaniques du boîtier
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Mise à jour de la référence pour « VESD(CDM) » dans le tableau 32 : cotes maximales
absolues ESD
05 août 2013 16
'tf(IO)out' corrigé dans la Figure 30 : Définition des caractéristiques des E/S AC
Tableau 52 mis à jour : Données mécaniques UFQFPN48
Mise à jour du tableau 3 : famille STM32F103xx supprimant la note.
Mise à jour du Tableau 63 : Schéma d'informations de commande supprimant la note.
Section 6 mise à jour : Informations sur les colis et section ajoutée : Marquage des échantillons
d'ingénierie pour tous les colis.
Mise à jour des caractéristiques I2C, ajout du paramètre tSP et note 4 dans le Tableau 40 :
caractéristiques I 2C.
Mise à jour de la Figure 32 : Formes d'onde AC du bus I2C et circuit de mesure permutant
21 août 2015 17 SCLL et SCLH.
Mise à jour Figure 33 : Chronogramme SPI mode esclave et CPHA = 0.
Mise à jour des notes sur les valeurs min/max remplaçant "Garanti par conception, non
testé en production" par "garanti par conception".
Mise à jour des notes sur les valeurs min/max en remplaçant "basé sur la caractérisation, non
testé en production" par "garanti sur la base d'un test pendant la
caractérisation".
Mise à jour du Tableau 19 : Consommation de courant périphérique.
Tableau 5 mis à jour : Définitions des broches STM32F103xx à densité moyenne.
Figure 37 mise à jour : caractéristiques de précision du CAN, Figure 38 : schéma de
29 mars 2022 18
connexion typique utilisant le CAN et ses notes de bas de page.
Modifications mineures du texte dans l'ensemble du document.
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STM32F103x8, STM32F103xB
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STM32F103x8 STM32F103xB Microcontrôleur 32 Bits Basé Sur Arm® Avec 64 Ou 128 Ko Flash, USB, CAN, 7 Temporisateurs, 2 ADC, 9 Com. Interfaces

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Mars 2022 DS5319 Rév 18 1/116

2.3.3 Unité de calcul CRC (Cyclic Redundancy Check) . . . . . . . . . . . . . . . . . . 14

5.1 Conditions des paramètres . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 35

5.2 Notes maximales absolues . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 37

5.3.3 Caractéristiques du bloc de réinitialisation et de contrôle de puissance embarqué . . . . . . . . . . . 39

5.3.11 Valeurs maximales absolues (sensibilité électrique) . . . . . . . . . . . . . . . . . 59

6.1 Informations sur le package VFQFPN36 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 79

6.4 Informations sur le package LQFP100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89

6.5 Informations sur le package UFBGA100 . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92

Flash ­ Ko 64 128 64 128 64 128 64 128

TRACED[0:3] en TPIU Trace

JTCK/SWCLK Processeur Cortex­M3 Flash 128 Ko

16 Ko 32 Ko 64 Ko 128 Ko 256 Ko 384 Ko 512 Ko

Comptoir Type de Facteur de Génération de Capturer/comparer Produits

PE2 75 VDD_2

VDD_4VSS_4 VDD_1 VSS_1

C PC13 PE5 PE0 VDD_3 PB5 PD2 PD0 PC11 NC PA10

D PC14 PE6 VSS_3 PA9 PA8 PC9

F OSC_IN VSS_5 VSS_2 VSS_1

g VDD_5 VDD_2 VDD_1

H PC0 NRST VDD_4 PD15 PD14 PD13

J VSSA PC1 PC2 PD12 PD11 PD10

VDD_3 VSS_3 PB

VBAT 1 64 63 62 61 60 59 58 57 56 55 54 53 52 51 50 4948 VDD_2

C OSC_IN PB7 PB5 PC12 PA10 PA9

D OSC_OUT VDD_4 PB6 VSS_3 VSS_2 VSS_1 PA8 PC9

E NRST PC1 PC0 VDD_3 VDD_2 VDD_1 PC7 PC8

V ASS PC2 PA2 PA5 PB0 PC6 PB15 PB14

g VREF+ PA0­WKUP PA3 PA6 PB1 PB2 PB10 PB13

H VDDA PA1 PA4 PA7 PC4 PC5 PB11 PB12

PB2 PB1 PB0 PA7 PA6 PA5 PA4 PA3

PB1 PB0 PA7 PA6 PA5 PA4 PA3 PB2

VSS_3 BOOT0 PB7 PB6 PB5 PB4 PB3 PA15 PA14

PA3 PA4 PA5 PA6 PA7 PB0 PB1 PB2

A3 B2 ­ ­ ­ 1 ­ PE2 E/S FT PE2 TRACECK ­

B3 A1 ­ ­ ­ 2 ­ PE3 E/S FT PE3 TRACÉ0 ­

C3 B1 ­ ­ ­ 3 ­ PE4 E/S FT PE4 TRACÉ1 ­

D3 C2 ­ ­ ­ 4 ­ PE5 E/S FT PE5 TRACÉ2 ­

E3 D2 ­ ­ ­ 5 ­ PE6 E/S FT PE6 TRACÉ3 ­

D1 G1 6 D1 6 13 3 OSC_OUT O­OSC_OUT PD1(7)

E1 H2 7 E1 7 14 4 NRST E/S ­ NRST ­ ­

F1 H1 ­ E3 8 15 ­ PC0 E/S ­ PC0 ­

F2 J2 ­ E2 9 16 ­ PC1 E/S ­ PC1 ­

E2 J3 ­ F2 10 17 ­ PC2 E/S ­ PC2 ­

F3 K2 ­ ­(8) 11 18 ­ PC3 E/S ­ PC3 ­

H3 K4 15 F4 21 30 12 PA5 E/S ­ PA5 SPI1_SCK(9)/ ­

H4 L5 ­H6 25 34 PC5 E/S ­ PC5 ADC12_IN15 ­

J4 M5 18 F5 26 35 15 PB0 E/S ­ PB0 ADC12_IN8/

K4 M6 19 G5 27 36 16 PB1 E/S ­ PB1 ADC12_IN9/

G5 L6 20 G6 28 37 17 PB2 E/S FT PB2/BOOT1 ­ ­

H5 M7 ­ ­ ­ 38 ­ PE7 E/S FT PE7 ­ TIM1_ETR

J7 L10 21 G7 29 47 ­ PB10 E/S FT PB10 I2C2_SCL/

K7 L11 22 H7 30 48 ­ PB11 E/S FT PB11 I2C2_SDA/

G8 K10 28 F7 36 54 ­ PB15 E/S FT PB15 SPI2_MOSI/ ­

H9 J12 ­ ­ ­ 57 ­ PD10 E/S FT PD10 ­ USART3_CK

K10 J10 ­ ­ ­ 59 ­ PD12 E/S FT PD12 ­ TIM4_CH1 /

C9 D10 30 C7 42 68 21 PA9 E/S FT PA9 USART1_TX(9)/ ­

D10 C12 31 C6 43 69 22 PA10 E/S FT PA10 USART1_RX(9)/ ­

F8 C11 ­ ­ ­ 73 ­ Pas connecté ­

A9 A10 37 A7 49 76 28 PA14 E/S FT JTCK/SWCLK ­ PA14

E8 B9 ­ D1 ­ 82 3 PD1 E/S FT PD1 ­ CANTX

B7 C8 B5 54 83 ­ PD2 E/S FT PD2 TIM3_ETR ­

Flash Ko 64 128 64 128 64 128 64 128

JTCK/SWCLK Processeur CortexM3 Flash 128 Ko

g VREF+ PA0WKUP PA3 PA6 PB1 PB2 PB10 PB13

A3 B2 1 PE2 E/S FT PE2 TRACECK

B3 A1 2 PE3 E/S FT PE3 TRACÉ0

C3 B1 3 PE4 E/S FT PE4 TRACÉ1

D3 C2 4 PE5 E/S FT PE5 TRACÉ2

E3 D2 5 PE6 E/S FT PE6 TRACÉ3

D1 G1 6 D1 6 13 3 OSC_OUT OOSC_OUT PD1(7)

E1 H2 7 E1 7 14 4 NRST E/S NRST

F1 H1 E3 8 15 PC0 E/S PC0

F2 J2 E2 9 16 PC1 E/S PC1

E2 J3 F2 10 17 PC2 E/S PC2

F3 K2 (8) 11 18 PC3 E/S PC3

H3 K4 15 F4 21 30 12 PA5 E/S PA5 SPI1_SCK(9)/

H4 L5 H6 25 34 PC5 E/S PC5 ADC12_IN15

J4 M5 18 F5 26 35 15 PB0 E/S PB0 ADC12_IN8/

K4 M6 19 G5 27 36 16 PB1 E/S PB1 ADC12_IN9/

G5 L6 20 G6 28 37 17 PB2 E/S FT PB2/BOOT1

H5 M7 38 PE7 E/S FT PE7 TIM1_ETR

J7 L10 21 G7 29 47 PB10 E/S FT PB10 I2C2_SCL/

K7 L11 22 H7 30 48 PB11 E/S FT PB11 I2C2_SDA/

G8 K10 28 F7 36 54 PB15 E/S FT PB15 SPI2_MOSI/

H9 J12 57 PD10 E/S FT PD10 USART3_CK

K10 J10 59 PD12 E/S FT PD12 TIM4_CH1 /

C9 D10 30 C7 42 68 21 PA9 E/S FT PA9 USART1_TX(9)/

D10 C12 31 C6 43 69 22 PA10 E/S FT PA10 USART1_RX(9)/

F8 C11 73 Pas connecté

A9 A10 37 A7 49 76 28 PA14 E/S FT JTCK/SWCLK PA14

E8 B9 D1 82 3 PD1 E/S FT PD1 CANTX

B7 C8 B5 54 83 PD2 E/S FT PD2 TIM3_ETR

C7 B8 84 PD3 E/S FT PD3 USART2_CTS

B4 A3 45 B3 61 95 PB8 E/S FT PB8 I2C1_SCL /

A4 B3 46 A3 62 96 PB9 E/S FT PB9 I2C1_SDA/

D4 C3 97 PE0 E/S FT PE0 TIM4_ETR

C4 A2 98 PE1 E/S FT PE1

1.8 3.6V Interrupteur Circuit de sauvegarde (OSC32K,

VBAT 1.8 3.6

Dissipation de puissance à TFBGA64 308