Classe : SEIoT2 Date : 10 Juin 2021

Matière : VHDL Durée : 1 h

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Examen VHDL
(Session principale)

Exercice 1 :
1. Donner les définitions et les caractéristiques de :
a. ASIC
b. FPGA
c. Fusible
d. EPROM
2. Le VHDL: Qu’est-ce que c’est, et à quoi cela sert-il?
3. Décrire le programme VHDL suivant :
Library ieee;
Use ieee.std_logic_1164.all;
entity AFFEC is
port (E1,E2 : in std_logic;
BUS1,BUS2,BUS3 : out std_logic_vector(3 downto 0);
S1,S2,S3,S4 : out std_logic);
end AFFEC;
architecture DESCRIPTION of AFFEC is
begin
S1 <= '1';
S2 <= '0';
S3 <= E1;
S4 <= '1' when (E2 ='1') else '0'; -- (S4 = 1 si E1=1 sinon S4=0)
BUS1 <= "1000"; -- BUS1 = "1000"
BUS2 <= E1 & E2 & "10"; -- BUS2 = E1 & E2 & 10
BUS3 <= x"A"; -- valeur en HEXA -> BUS3 = 10(déc)
end DESCRIPTION;

4. Donner la table de vérité du circuit du programme de la question 3.

1
Exercice 2 :
Soit le circuit ci-dessus,

La simplification de ce schéma est :

1- Écrire le code VHDL de l’entité correspondant.

2- Écrire le code VHDL de l’architecture dataflow de l’entité correspondant.

Bon courage