Royaume du Maroc ‫المملكة المغربية‬

Université Abdelmalek Essaâdi ‫جامعة عبد المالك السعدي‬

Ecole Nationale des Sciences Appliquées
‫المدرسة الوطنية للعلوم التطبيقية‬
Tétouan
‫تطوان‬

Filière : GM2 Année : 2021-2022

TD1 : Systèmes logiques programmables

- Synthèse en VHDL –

Exercice 1:

Un multiplexeur possède en général N entrées de commandes, 2𝑁 entrées d’informations et 1 seule

sortie. Le multiplexeur 4 vers 1 possède : 4 entrées de données : D3, D2, D1 et D0 ; 2 entrées de
commandes : C1 et C0 et la sortie : S

1- Rappeler la Table de vérité d’un Mux 4 vers 1

2- Donner l’expression logique de la sortie S en fonction des entrées
3- Donner une description VHDL par équations booléennes de ce multiplexeur.

Exercice 2:
On peut concevoir un additionneur complet avec deux demi-additionneurs et une porte
OR comme le montre la figure ci-dessous. Ce circuit a comme entrées a, b et rin et
Exercice 4:
comme sortie S et rout
Considérons le schéma
1- Rappeler d’un système
les équations combinatoire:
booléennes de demi-additionneur
2- Donner une description structurelle de ce circuit, en utilisant le demi-
additionneur comme composant (C1) , où e1 et e2 sont ses entrées et s1 et s2
sont ses sorties.

Exercice 3

Décrire le transcodeur Gray-Binaire ci-dessous par une description VHDL qui utilise la fonction
logique XOU dans un sous-programme de type FUNCTION

Les entrées doivent être déclarées comme un BUS

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Exercice 4

Ecrire une description VHDL qui utilise un sous-programme de type PROCEDURE pour faire
calculer la somme et la différence de deux nombres de 8 bits. Ces nombres sont de type UNSIGNED

Exercice 5

1- Quelle fonction réalise le code suivant ?

library ieee;
use ieee.std_logic_1164.all;

Entity fct is
port ( a, b : in std_logic;
s : out std_logic);
end fct;

architecture DESCRIPTION of fct is

begin
s <= ‘1’ when a = b else ‘0’;
end DESCRIPTION;

2- Dans le même projet (environnement du travail sur la plateforme), on écrit la description VHDL
suivante :

library ieee;
use ieee.std_logic_1164.all;
entity circuit is
Port (e1, e2 , e3, e4 : in STD_LOGIC; s : out STD_LOGIC);
end circuit;
architecture Behavioral of circuit is
signal s1, s2 , s3 : STD_LOGIC;
component fct
port (a, b : in std_logic; s : out std_logic);
end component;
Begin
Inst1: fct PORT MAP(a => e1 , b => e2, s => s1);
Inst2: fct PORT MAP(a => e3 , b => e4, s => s2);
Inst3: fct PORT MAP(a => e1 , b => e3, s => s3);
s < = s1 and s2 and s3;
end Behavioral;

1- Faites une analyse structurelle du circuit réalisé.

2- Quelle fonction est décrite par ce circuit ?

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