Architectures reconigurables et VHDL

TD_TP N°2 : Concepts VHDL

Exercice

Soit à décrire en VHDL le circuit suivant permettant d’afficher sur un afficheur 7 segments le
code hexadécimal de l’entrée D et son résultat de décalage effectué par le circuit SHIFTER de la
figure ci-après.

Suivant l’entrée de sélection Sel du multiplexeur (Mux), la sortie Z prend la valeur de D ou de Y.

Par la suite le transcodeur 7 segments (Dec7seg) transforme Z en une suite binaire de 7 bits
affectée à la sortie CodeHex du décodeur. Cette suite sera ensuite affichée sur l’afficheur 7
segments. Les noms des signaux ainsi que leurs tailles sont spécifiés dans la figure ci-après. Nous
allons vous guider pour décrire ce circuit en VHDL.

1) Décrire en VHDL le circuit multiplexeur, appelé Mux.

2) On suppose que le transcodeur 7 segments est de type activé à l’état bas, c'est-à-
dire un 0 logique sur un segment permet son allumage et un 1 logique permet de l’éteindre.
On suppose aussi que les segments sont connectés comme suit :

- Segment a est connecté à CodeHex(0)

- Segment b est connecté à CodeHex(1)

- Segment c est connecté à CodeHex(2)

- Segment d est connecté à CodeHex(3)

- Segment e est connecté à CodeHex(4)

- Segment f est connecté à CodeHex(5)

 - Segment g est connecté à CodeHex(6)

Donner la valeur de la sortie CodeHex du transcodeur pour chaque code des

chiffres 0 à F.

3) Décrire en VHDL le transcodeur 7 segments, appelé Dec7seg en utilisant un

processus et l’instruction case du VHDL.

4) Le circuit SHIFTER présenté sur la figure précédente permet 5 fonctions de

décalage en fonction de l’entrée Fct codée sur trois bits. Ces 5 fonctions sont résumées
dans le tableau ci-après.

Donner le code VHDL de ce circuit en utilisant un processus et l’instruction case.

5) Le circuit global aura comme entrées (Fct, D et sel) et comme sortie (CodeHex)
comme présenté dans figure précédente. Donner la description VHDL structurelle du
circuit global qui réutilise des instances des circuits décrits dans les questions précédentes.

6) Coder en VHDL un testbench qui pour la valeur de D égale à "0101", permet de

stimuler toutes les fonctions de décalage et d’afficher le résultat Y sur l’afficheur 7
segments.

Travaux pratiques
L’exercice précédent fera l’objet d’un TP sous modelsim intitulé «projet_TP2 ». Effectuer les
implémentations et simulations adéquates.