Circuits logiques

Chapitre 2 : Les circuits logiques combinatoires

Bascules/ Circuits logiques séquentiels

1. Introduction ........................................................................................................................ 16
2. Quelques fonctions logiques : ............................................................................................ 16
3. Circuits logiques combinatoires ........................................................................................ 17
3.1 Définition ....................................................................................................................... 17
3.2 Demi additionneur (Half Adde r)................................................................................ 17
3.3 Additionneur complet (Full Adder) ............................................................................ 18
3.4 Décodeurs et multiplexeurs ..................................................................................... 19
3.4.1 Décodeurs .......................................................................................................... 19
3.4.2 Multiplexeurs ......................................................................................................... 21
4. Bascules ............................................................................................................................... 23
4.1 Définition ....................................................................................................................... 23
4.2 Bascule RS..................................................................................................................... 24
4.3 Bascule D ....................................................................................................................... 25
4.4 Bascule JK ..................................................................................................................... 26
4.5 Bascule T (Toggle) ........................................................................................................ 26
4.6 Table d’excitation (ou de transition)........................................................................... 26
5. Circuits séquentiels............................................................................................................. 27
5.1 Définition ....................................................................................................................... 27
5.2 Exemple de circuit séquentiel ...................................................................................... 27
5.2.1 Table d’état / Diagramme des états ..................................................................... 29
6. Bascules et registres en circuits intégrés .......................................................................... 30
6.1 Bascules maîtres esclaves ............................................................................................. 30
6.2 Registres à charge ment parallèle ................................................................................ 31

15 Madani Nacéra
Circuits logiques

1. Introduction
Tout ordinateur est conçu à partir de circuits de base dont le comportement fonctionnel est
décrit par l’Algèbre de Boole (algèbre binaire). Les circuits logiques sont élaborés à partir de
composants électroniques primaires appelés transistors.
Un circuit logique est caractérisé par un comportement binaire 1 : deux états logiques
typiquement l’un par un signal électrique compris entre 0 et 1 volt (état binaire 0 par
exemple), l’autre par un signal compris entre 2 et 5 volts (état binaire 1). Ces signaux
électriques ne doivent en aucun cas prendre des valeurs hors des limites prescrites, afin de
garantir le bon fonctionnement du circuit logique. Les circuits logiques élémentaires appelés
portes logiques, ou portes, sont capables de calculer diverses fonctions de ces signaux
binaires.

2. Quelques fonctions logiques :

Nom de la fonction Ecriture logique Circuit logique

Complémentation ou
NOT f ( x)  x x
x

Addition ou x
f ( x, y)  x  y
x y
OR y

Multiplication ou x
x. y
f ( x, y)  x. y
AND y

Inverse de l’addition ou
f ( x, y )  x  y x y
x
NOR
y

Inverse de la multiplication x. y
f ( x, y )  x. y
NAND x
y

Addition binaire ou f ( x, y )  x  y  x. y  x. y
x
XOR x y
y

Inverse de l’addition binaire

f ( x, y )  x  y  x. y  x. y

1 Andrew Tanenbaum, « Architecture de l’ordinateur », 3e édition Dunod, 2000

16 Madani Nacéra
Circuits logiques

x
x y
y

Figure 1: Fonctions logiques de base

3. Circuits logiques combinatoires

3.1 Définition
Un circuit combinatoire est un assemblage de circuits logiques (élémentaires) à plusieurs
entrées et à plusieurs sorties tels qu’à une même combinaison d’état des entrées x1 ... xn
corresponde une combinaison bien déterminée et unique des états de sorties S1 ... Sm et ceci
pour toutes les combinaisons possibles d’entrée.

x1 S1
x2 Circuit S2
entrées . . sorties
combinatoire
. .
xn Sm
En particulier la variable temps n’intervient pas dans la détermination de l’état des sorties et
toute nouvelle combinaison à l’entrée donne naissance à une nouvelle combinaison de sortie
qui ne tient aucun compte des états antérieurs des entrées et sorties.

L’étude des circuits combinatoires se fait directement à partir des principes de l’algèbre de
BOOLE, chaque sortie étant définie par une fonction logique des entrées.

Un circuit combinatoire de n entrées et m sorties peut être décrit par une table de vérité qui
montre les relations binaires entre les n entrées et les m sorties ou m fonctions booléennes.
x1 x2 ... xn S1 S2 Sm
0 0 ... 0

2n combinaisons . . . Valeurs booléennes

1 1 ... 1
Figure 2: Table de vérité d’un circuit combinatoire à n entrées et m sorties

3.2 Demi additionneur (Half Adder)

La fonction digitale arithmétique de base est l’additionneur de deux nombres binaires.
Un circuit combinatoire qui accomplit cette addition arithmétique de deux bits est appelé
Demi additionneur.
Il comporte
- deux variables d’entrée : le cumulant (premier terme de la somme)
le cumulateur (second terme de la somme)
- deux variables de sortie : somme (S) et retenue (R)

17 Madani Nacéra
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x y S R x
0 0 0 0 S
0 1 1 0 S(x, y) = y
1 0 1 0 x. y  x. y  x  y
1 1 0 1 R(x, y) = x. y R
Figure 3 : Table de vérité du demi
additionneur Figure 4 : Circuit logique

3.3 Additionneur complet (Full Adder)

Un additionneur complet est un circuit combinatoire qui fait la somme arithmétique de trois
bits en entrée.
Cet additionneur complet :
- trois variables en entrée x, y et z où x, y sont les deux bits à ajouter, la troisième
variable z représente la retenue obtenue à la position précédente.
- Deux variables en sortie S (somme) et R (retenue). S donne la valeur du bit le moins
significatif de la somme. La variable R donne la retenue de sortie.

x y z S R
0 0 0 0 0
0 0 1 1 0
0 1 0 1 0
0 1 1 0 1
1 0 0 1 0
1 0 1 0 1
1 1 0 0 1
1 1 1 1 1
Figure 5 : Table de vérité de l’additionneur complet

On utilise les diagrammes de Karnaugh pour déterminer l’expression de S et R.

y z
x 00 01 11 10
0 0 1 0 1
1 1 0 1 0

S ( x, y, z )  x. y.z  x.y.z  x. y.z  x. y.z  x.( y.z  y.z )  x.( y z  y.z )

S ( x, y, z )  x.( y  z )  x.( y  z )  x  y  z

y z
x 00 01 11 10
0 0 0 1 0
1 0 1 1 1
R ( x, y , z )  x.z  x. y  y.z  x. y  x. y.z  x. y.z  x. y  z.( x  y )

18 Madani Nacéra
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x

y  S

Figure 6 : Circuit logique de l’additionneur complet

Ce circuit combinatoire est composé de

- deux circuits XOR
- deux circuits AND
- un circuit OR

3.4 Décodeurs et multiplexeurs

3.4.1 Décodeurs
a- Définition : Un décodeur est une fonction digitale qui accepte en entrée une combinaison
de n bits et sélectionne une sortie parmi 2 n sorties.

x1 S1
x2 Décodeur S2
n entrées . . 2n sorties
n x 2n
. .
xn S2 n
Un décodeur est un circuit combinatoire avec n entrées et 2n sorties.
x y D0 D1 D2 D3
0 0 1 0 0 0
0 1 0 1 0 0
1 0 0 0 1 0
1 1 0 0 0 1
Figure 7 : Table de vérité du décodeur 2 x 4 (2 entrées / 4 sorties)

x D0
D0 ( x, y )  x. y y D1
D1 ( x, y )  x. y
D2 ( x, y )  x. y D2
D3 ( x, y )  x. y

D3

Figure 8 : Schéma logique d’un décodeur 2 x 4

19 Madani Nacéra
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Un décodeur a autant de sorties que le nombre de combinaisons possibles de ses entrées. Une
seule sortie est à 1, toutes les autres à 0.

b- Un décodeur 3 x 8 avec une entrée Valideur supplémentaire

3 entrées Décodeur 8 sorties

3x8

Valideur
Figure 9 : Schéma fonctionnel d’un décodeur 3 x 8 avec entrée Valideur

Si le Valideur est égal à 0, toutes les sorties sont à 0.

Si le Valideur est égal à 1, l’une des sorties sera égale à 1

20 Madani Issaoui Nacéra

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x x y y z z

D0

D1

D2
D0 ( x, y , z , E )  x. y.z.E
D1 ( x, y , z , E )  x. y.z.E
D3
D2 ( x, y , z , E )  x. y.z.E
D3 ( x, y , z , E )  x. y.z.E
D4 ( x, y , z , E )  x. y.z.E
D4
D5 ( x, y , z , E )  x. y.z.E
D6 ( x, y , z , E )  x. y.z.E
D7 ( x, y , z , E )  x. y.z.E D5

D6

D7
Valideur E
Figure 10 : Schéma logique d’un décodeur 3 x 8 avec une entrée Valideur

3.4.2 Multiplexeurs
a- Définition : Un multiplexeur est une fonction digitale (circuit) avec 2n entrées en entrée,
une donnée de sortie et n entrées de contrôle qui sélectionnent une donnée d’entrée.

21 Madani Issaoui Nacéra

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I0
I1 MUX S 1 sortie
4 entrées I2 4x1
I3

S1 S0

2 entrées de contrôle
Figure 11 : Schéma fonctionnel d’un multiplexeur 4 x 1

Une seule donnée d’entrée Ii sera sélectionnée et acheminée vers la sortie S car les lignes de
contrôle S1 S0 encodent un nombre de 2 bits qui spécifie quelle entrée sera dirigée vers S.
Si S1 S0 = 0 1  l’information I1 sera acheminée vers S.

I0 I1 I2 I3 S1 S0 S
0 X X X 0 0 0
1 X X X 0 0 1
X 0 X X 0 1 0
X 1 X X 0 1 1
X X 0 X 1 0 0
X X 1 X 1 0 1
X X X 0 1 1 0
X X X 1 1 1 1

Figure 12 : Table de vérité du multiplexeur 4 x 1 (4 entrées / 1 sortie)

S (I 0 , I1 , I 2 , I 3 , S1 , S 2 )  I 0 .S0 S1  I1.S0 S1  I 2 .S0 S1  I 3 .S0 S1

I0

I1

S
I2

I3

S0
S1

Figure 13 : Schéma logique d’un multiplexeur 4 x 1

22 Madani Issaoui Nacéra

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Le circuit du multiplexeur ressemble à celui du décodeur, en effet le multiplexeur décode les lignes
de contrôle S1 S0 . L’inverse d’un multiplexeur est un démultiplexeur qui achemine son entrée
unique vers une des 2n sorties suivant la valeur des lignes de contrôle.

4. Bascules
Les opérateurs que nous avons décrits précédemment sont des opérateurs dits « booléens » car ils
réalisent les opérations logiques de l’algèbre de Boole. L’apparition des données à l’entrée d’un
opérateur entraîne immédiatement en sortie de cet opérateur, le passage à l’état défini par la
fonction logique correspondant à l’opérateur.
Supposons que nous utilisons un circuit Or pour signaler une coupure ou un court-circuit sur un
câble téléphonique. La sortie de notre opérateur booléen alimentera une sonnette d’alarme par
l’intermédiaire d’un amplificateur. Si un court-circuit fugitif se produit, la fonction OR déclenchera
la sonnette d’alarme pendant la durée du court-circuit. Il se peut que le gardien soit absent au
moment précis du court-circuit ; dans ce cas, il n’aura aucune information du court-circuit fugitif
qui s’est produite et qui a pu avoir des conséquences.
Il serait donc souhaitable de disposer d’un circuit conservant l’information en quelque sorte un
circuit avec mémoire. Ce circuit existe, il réalise la fonction mémoire ; on dit aussi fonction
bascule car cette fonction est réalisée par un circuit appelé bascule.

4.1 Définition
Une bascule est un opérateur susceptible de basculer c’est à dire de changer d’état sur commande
et de conserver le nouvel état jusqu’à l’apparition d’une nouvelle commande.

Une bascule est une mémoire élémentaire pouvant mémoriser un bit d’information : le bit 0 ou le
bit 1.

La bascule quelque soit son type comporte deux sorties :

- Q : représente la valeur normale du bit mémorisé
- Q : représente la valeur inverse du bit stocké
Les différences entre les divers types de bascules est dans :
- le nombre d’entrées (Inputs) qu’elles possèdent
- Et dans la manière avec laquelle ces entrées influent sur l’état binaire de la bascule.

La sortie Q d’une bascule à un instant donné dépend de la valeur des variables d’entrée et de l’état
antérieur de Q, ce que nous traduisons par :
Qt T  f (Q t , Et )avecT  0
Qt variable d’état, le plus souvent c’est un niveau
E t variable générale d’entrée très souvent de nature impulsionnelle.
Cette écriture symbolique signifie que l’état de Q et E au temps t va déterminer l’état de Q à
la première impulsion venant après le temps t c’est à dire au temps t  T .

23 Madani Issaoui Nacéra

Circuits logiques

Circuits synchrones et asynchrones

Très souvent, l’une des variables d’entrée du circuit est une variable logique passant
successivement de l’état 0 à l’état 1 et de l’état 1 à l’état 0 de façon périodique dans le temps. Cette
variable prend l’état 1 toutes les T secondes.
T est la période de ce signal que nous appelons l’horloge CP. On définit aussi la fréquence de
1
l’horloge f  .
T
Exemple :
10s
1
0
T =70s
La durée du maintien de l’état 1 est de 10s (10micro seconde) sur le diagramme ci-dessus. Quant
à la période elle est de 70s.
Lorsque dans un circuit bascule ayant un signal d’horloge comme variable d’entrée, la valeur des
variables n’est significative qu’aux instants où l’horloge est au niveau 1, le circuit est dit
synchronisé. Ce fonctionnement est dit mode synchrone. : il est asservi à l’horloge.
Lorsque le circuit n’a pas l’horloge comme variable d’entrée ou qu’il est doté d’une entrée horloge
mais qu’il est capable d’exécuter des ordres même en dehors des impulsions d’horloge, le circuit
fonctionne selon le mode asynchrone.
L’avantage principal du mode synchrone est d’être insensible aux parasites en dehors des
impulsions d’horloge.
L’équation caractéristique de la bascule est :
Qt 1  f (Q, E ) t  oubienQt  f (Q, E ) t 1
Note : Une bascule synchrone ne change d’état que sous l’effet de l’impulsion de synchronisation
CP.

4.2 Bascule RS
La bascule RS est constituée de :
- quatre circuits NAND à deux entrées avec des liaisons entre les sorties et les entrées de
façon à constituer un circuit à deux états stables.
Elle a deux entrées :
- S (Set) et
- R (Reset)
La bascule RS se présente suivant le schéma suivant :

S Q
3 1

CP

4 2 Q
R

Figure 14 : Schéma logique d’une bascule RS

24 Madani Issaoui Nacéra

Circuits logiques

Aussi longtemps que l’impulsion d’horloge CP est 0, les sorties des portes 3 et 4 restent à 1
indifféremment des valeurs d’entrée S et R.
Une fois que Cp passe à la valeur 1, les informations venant de S et R peuvent alors atteindre les
portes 1 et 2.

Pour CP = 1
S=1 On aura Qt 1  1 et Qt 1  0
R=0
Bascule est dans l’état SET
S=0 On aura Qt 1  0 et Qt 1  1
R=1 Bascule est dans l’état CLEAR
S=0 On aura Qt 1  Qt  Qt et Qt 1  Qt
R=0
Pas de changement
S=1 Etat indéterminé car Q peut être égal
R=1 à Q

S R Qt 1 Commentaire
R
Q 0 0 Pas de changement
Qt
CP 0 1 Mise à zéro
0
S Q 1
1
0
1
1 Mise à un
Non permis
?

Figure 15 : Schéma fonctionnel de la bascule RS et sa table caractéristique :

4.3 Bascule D
La bascule D est obtenue après légère modification de la bascule RS. Une bascule RS est
transformée en bascule D en insérant un inverseur entre S et R et en affectant le symbole D à
l’entrée S.
Donc :
Si D = 1 i.e. S = 1 et R = 0 alors Qt 1  1
Si D = 0 i.e. S = 0 et R = 1 alors Qt 1  0

D Qt 1 Commentaire
Q
CP 0 0 Etat CLEAR
1 1 Etat SET
D Q
Figure 16 : Schéma fonctionnel de la bascule D et sa table caractéristique

25 Madani Issaoui Nacéra

Circuits logiques

4.4 Bascule JK
La bascule JK est un perfectionnement de la bascule RS. Le cas indéterminé de la bascule RS i.e. S
= 1 et R = 1 est défini dans la bascule de type JK.
Quant les deux entrées J et K sont toutes les deux égales à 1, l’impulsion de synchronisation
change les sorties de la bascule en leur état inverse i.e. Qt 1  Qt

J K Qt 1 Commentaire
0 0 Qt Pas de changement
J
S Q Q
0 1 0 Etat CLEAR
CP 1 0 1 Etat SET
R Q’ 1 1 Etat inversé
K Q’ Qt

Figure 17 : Schéma fonctionnel de la bascule JK et sa table caractéristique

4.5 Bascule T (Toggle)

Un autre type de bascule est la bascule T. Cette bascule est obtenue en connectant les entrées J et K
à une même source : J = K = T.

T Qt 1 Commentaire
CP
Qt 0 Qt Pas de changement
1 Etat inversé
T Qt Qt

Figure 18 : Schéma fonctionnel de la bascule T et sa table caractéristique

4.6 Table d’excitation (ou de transition)

Les tables caractéristiques des bascules spécifient le prochain état quand les entrées et l’état actuel
sont connus.
Mais souvent durant la conception d’un processus (circuit logique) les états de transitions (présent
et prochain) sont connus et ce sont les entrées qui sont à déterminer pour assurer la transition
voulue.
Pour cette raison il nous faut une table qui donne les entrées nécessaires pour une transition d’états
donnée.
Cette table est appelée table d’excitation de la bascule.
La table consiste en deux colonnes Qt et Qt 1 et une colonne pour chaque entrée. Il y a quatre
transitions possibles pour aller de Qt à Qt 1 .

Table d’excitation de la bascule RS Table d’excitation de la bascule D

Qt Qt 1 S R Qt Qt 1 D
0 0 0 X 0 0 0
0 1 1 0 0 1 1
1 0 0 1 1 0 0
1 1 X 0 1 1 1

26 Madani Issaoui Nacéra

Circuits logiques

Table d’excitation de la bascule JK Table d’excitation de la bascule T

Qt Qt 1 S R Qt Qt 1 T
0 0 0 X 0 0 0
0 1 1 X 0 1 1
1 0 X 1 1 0 1
1 1 X 0 1 1 0
Figure 19 : Tables d’excitation des bascules

5. Circuits séquentiels
Les opérateurs bascules permettent la réalisation de circuits séquentiels pour lesquels l’état des
sorties dépend à la fois de l’état des entrées et des états passés.

5.1 Définition
Un circuit séquentiel est un assemblage de circuits logiques élémentaires et de circuits de
mémoire élémentaires bascules.
Le schéma général d’un circuit séquentiel se présente ainsi :
S1
x1 ...
... Circuit Sp
xn combinatoire

Mémoire

CP
Figure 20 : Schéma général d’un circuit séquentiel
Où Si est une fonction des variables d’entrées et de l’état des bascules.

5.2 Exemple de circuit séquentiel

Soit le circuit séquentiel constitué de :
- deux bascules RS,
- d’une variable d’entrée x,
- d’une variable de sortie y,
- et de cinq portes AND et un inverseur qui forment les portes du circuit combinatoire.

27 Madani Issaoui Nacéra

Circuits logiques

QA QB
QA QB
CP

Figure 21 : Schéma logique du circuit séquentiel

Les équations d’entrée de chaque bascule sont :

R A  x.QB R B  x.Q A
S A  x.QB S B  x.Q A

La sortie y du circuit séquentiel : y  x.Q A

La bascule A
La bascule A est mise à 0 si S A  0 et R A  1
R A  x.QB  1  x  1....et...Q B  1  QB  0
S A  x.QB  0
Si QB .x  01

La bascule A est mise à 1 si S A  1 et R A  0

R A  x.QB  0
S A  x.QB  1  x  1...et...QB  1
Si QB .x  10
La bascule A demeure inchangée dans les autres cas de QB et de x .

La bascule B
La bascule B est mise à 1 si x.Q A  10
La bascule B est mise à 0 si x.Q A  01

La bascule B ne change pas d’état dans les autres combinaisons de Q A et de x .

28 Madani Issaoui Nacéra

Circuits logiques

5.2.1 Table d’état / Diagramme des états

On rapporte ces valeurs dans la table d’état :
Etat présent Entrée Prochain état Sortie
Q At QBt x Q A t 1 QB t 1 y  x.Q A
0 0 0 0 0 0
0 0 1 0 1 1
0 1 0 1 1 0
0 1 1 0 1 1
1 0 0 1 0 0
1 0 1 0 0 0
1 1 0 1 0 0
1 1 1 1 1 0

Figure 22 : Table d’état détaillée du circuit séquentiel

Q At QBt x S A  x.QBt RA  x.QBt Q A t 1 S B  x.QAt RB  x.QAt QB t 1 y  x.Q A

0 0 0 0 0 0 0 0 0 0
0 0 1 0 1 0 1 0 1 1
0 1 0 1 0 1 0 0 1 0
0 1 1 0 0 0 1 0 1 1
1 0 0 0 0 1 0 1 0 0
1 0 1 0 1 0 0 0 0 0
1 1 0 1 0 1 0 1 0 0
1 1 1 0 0 1 0 0 1 0

Figure 23 : Table d’état du circuit séquentiel

On peut représenter les informations contenues dans la table des états dans un diagramme des états.
x /y
1/1

0 1 0 0
1/1
0/0 1/0
0/0

1 0
1 1
0/0
0/0
1/0
Figure 24 : Diagramme des états du circuit séquentiel
Le diagramme des états est souvent utilisé comme étape initiale pour la conception d’un circuit
séquentiel.

29 Madani Issaoui Nacéra

Circuits logiques

6. Bascules et registres en circuits intégrés

Définition : Un registre est un circuit séquentiel composé de bascules et de portes. Les bascules
enregistrent l’information binaire alors que les portes contrôlent le transfert des bits d’information
dans chaque bascule.

6.1 Bascules maîtres esclaves

Les bascules utilisées dans les circuits intégrés (C.I.) (voir annexe 1) sont d’habitude construites à
partir de deux bascules dont l’une se comporte comme le maître et l’autre comme l’esclave.

S y S Q Q
CP Maître CP Esclave
CP
R y R Q
Q

Figure 25 : Schéma logique d’une bascule (flip flop) maître esclave

Cette bascule M-S est formée de deux bascules RS et d’un inverseur.
Q y
Si CP = 0  la bascule esclave est enclenchée et
Q y
La bascule maître est invalidée.
Si CP = 1  la bascule maître est enclenchée et y , y changent d’état suivant les valeurs de S et R.
La bascule esclave est mise hors service.
Soit le diagramme des temps suivant d’une bascule M-S :

CP

Figure 26 : Diagramme des temps d’une bascule M-S

Les conditions d’entrée sont S  1 et R  0 :

CP = 1 Quand CP transite de 0 à 1 la bascule maître est mise à 1  y  1
La bascule esclave n’est pas affectée car son entrée horloge est égale à 0 en raison
de l’inverseur. Cependant la bascule maître étant interne au C.I. ainsi que ses
sorties y et y , son changement d’état n’est donc pas apparent.

30 Madani Issaoui Nacéra

Circuits logiques

CP = 0 Dans ce cas l’horloge d’entrée de la bascule esclave est à 1 et ainsi l’information

disponible dans la bascule maître est autorisée à passer à la bascule esclave
( Q  y...et...Q  y )
On constate que la bascule M-S change d’état durant la transition de 1 à 0 de CP c’est à dire sur le
front descendant de l’impulsion d’horloge.

Les bascules disponibles en C.I. ont parfois deux entrées spéciales qui mettent à 1 ou à 0 la bascule
de manière asynchronique.
Ces entrées sont appelées :
Preset : mise à 1
Clear : mise à 0

Preset

S Q Le petit signifie que le

CP changement d’état de la
R bascule M-S a lieu sur le
Q front descendant de CP.
Clear
Figure 27 : Schéma fonctionnel de la bascule maître esclave

Preset

S
S
Q
CP

R
R
Q

Clear

Figure 28 : Schéma logique d’une bascule maître esclave

6.2 Registres à chargement parallèle

Un registre à n bits est composé de n bascules et peut stocker n’importe quelle information binaire
de n bits.

Le schéma logique d’un registre à chargement parallèle de 4 bits est :

31 Madani Issaoui Nacéra

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A1 A2 A3 A4

R S R S R S R S

Clear

Load

CP
I1 I2 I3 I4

Figure 29 : Schéma logique d’un registre à chargement parallèle de 4 bits

Soit R : registre à chargement parallèle à 4 bits.
L’état du registre R à l’instant t : Rt = (A1t A2t A3 t A4t )
Les entrées sont: (I1 I2 I3 I4 )
Signal de contrôle: Load
Si load = 1 Si load = 0
Rt+1 = (A1t+1 A2t+1 A3 t+1 A4t+1 )  (I1 I2 I3 I4 ) Rt+1 = Rt Pas de changement
C'est-à-dire :
A1t+1  I1
A2t+1  I2
A3t+1  I3
A4t+1  I4
Sous système A1
A1t I1 Load A1t+1 S1 R1
0 0 0 0 0 X
0 0 1 0 0 X
0 1 0 0 0 X
0 1 1 1 1 0
1 0 0 1 X 0
1 0 1 0 0 1
1 1 0 1 X 0
1 1 1 1 X 0

I1 . Load I1 . Load
A1t 00 01 11 10 A1t 00 01 11 10
0 0 0 1 0 0 X X 0 X
1 X 0 X X 1 0 1 0 0
S1 (A1t , I1 , Load, . . .) = I 1 .Load R1 (A1t , I1 , Load, . . .) = I 1 .Load

32 Madani Issaoui Nacéra