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Ecole Supérieure de Technologie Safi

Département Génie industriel et


Maintenance

soutenance de projet de fin d’études

Présentée en vue de l’obtention du diplôme de


Dut en Génie industriel et maintenance

Modélisation du circuit ACIA avec le langage vhdl


Réalisé par :  
 Karmoud Mohammed Encadré par :

 Lahlali Soufiane Mr. ABDALLAH SOULMANI


 Hanafi Nizar

1
Grandes lignes

 VHDL

 ACIA 6850 et Liaison RS232

 Modélisation du circuit ACIA avec le langage vhdl

1
2
VHDL

V VHSIC
(Very High Speed Integradted Circuit)

H Hardware
D Description
L Language
1
3
Exemple de circuit AOI

entity AOI is
Port(
A,B,C,D: in std_logic;
F : out std_logic);
end AOI;

architecture v1 of AOI is
-- les déclarations
Begin
F <= not((A and B) or (C and D));
end v1;

4
Exemple de circuit AOI

5
Exemple : multiplexeur 2 voies en utilisant la
notion du component

Si SEL=‘0’, Y <=X1, et si SEL=‘1’, Y<=X2

6
Déclaration de component
et des signaux

7
Instanciation du component

8
L’interface d’entrée-sortie
série ACIA 6850

9
ACIA est l’interface série asynchrone entre le 6809 et ses périphéries .
10
L’interface série RS232

la liaison RS232 est une liaison où les bits d'information (1 ou 0) arrivent


successivement, à des intervalles aléatoires, l’un après l’autre.

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Exemple : transmission de $82, puis $F1, avec parité paire et 2 bits de " stop ".

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ACIA
Regis
/IRQ R R/ Adres
TxCk
Horloge
tre
CS0 STDRW se Transmission
TxD Transmission
CS1
CR
/CS2 0CR 0 ADR
/RTS
RS
SR 0 1 ADR
/CTS Contrôle
D0
$82 TDR
D7 1SR 0 ADR+
/DCD

R/W 1
RxD Réception
RDR
E 1RDR 1 ADR+
1RxCk Horloge
Réception

µP ACIA 6850 Périphérie


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Registre de contrôle (CR : Controm Register)

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Registre d’état (SR : Statut Register)

Demande d’interruption
Erreur de parité
surcharge du récepteur
Erreur de trame

Inhibition de l’émetteur
l’absence de la porteuse de données

Registre de Transmission des données vide


l’état du registre de réception

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Modélisation du circuit
ACIA avec la langage
vhdl

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Découpage de l’ACIA :

Découpage de la partie transmission


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Activateur 

18
Sélectionneur 

21
Les Registres mémoires

24
Commande de transmission

27
générateur de parité

30
Facteur de division 

31
Registre TSR

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Conclusion

Après la sérialisation de l’information, elle


prend son chemin vers la sortie principale de
l’ACIA TXD, donc on a terminé la partie
transmission.

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Découpage de la partie réception
34
Registre RSR

35
Découpage de la partie réception
34
Commande de réception

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Découpage de la partie réception
34
Vérificateur de parité

37
Découpage de la partie réception
34
Conclusion 

Une fois qu’on a vérifié la parité, il y’a deux cas


possible, le premier c’est d’envoyer l’information vers le
registre RDR si la parité est correcte sinon on envoie une
erreur de parité vers le registre SR qui signifie que la
réception est fini.

38
Conclusion
Notre objectif dans ce présent travail a consisté de modéliser les composants du circuit ACIA6850 avec le langage

VHDL. Nous avons présenté le langage VHDL ainsi que Le principe de fonctionnement du circuit ACIA6850. Nous avons

réalisé les différents composants puis, on les a regroupés pour former le circuit voulu. Les essais de simulation des

composants ont permis de vérifier leur bon fonctionnement ainsi s’assurer qu’on est dans le bon chemin.

La partie finale du développement de ce circuit est l’utilisation de la Lignes de contrôle d’un périphérique. C’est ce

qu’on va voir prochainement dans le sujet de stage.

Enfin, nous tenons à remercier notre encadrant Mr SOULMANI pour la gentillesse et la spontanéité avec lesquelles il

a bien voulu diriger ce travail.

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Merci pour votre attention

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