Chapitre 2 : Circuits séquentiels, Verrous,

Bascules et Élément de Mémoire

1. Introduction
Comme il a été expliqué dans le chapitre précédent, les circuits logiques séquentiels font intervenir
l’usage des mémoires combinées avec la logique combinatoire. La mémoire reste un élément
indispensable dans la conception de tout appareil électronique moderne. Un élément de mémoire ou
une mémoire binaire est capable de stocker la valeur 1 ou 0 et ne change d’état que lorsqu’il y a
changement acceptable à l’entrée. Le diagramme block d’un circuit logique séquentiel est illustré dans
la figure ci-dessous. Il est constitué d’un circuit logique combinatoire dont une partie des sorties va à
l’entrée des éléments de mémoire et l’autre partie représente les sorties externes du circuit séquentiel.
Le ou les sorties des éléments de mémoire sont en rétroaction pour constitué une partie des entrées du
circuit combinatoire, l’autre partie des entrées représente les entrées externes du circuit logique
séquentiel. Les sorties du circuit logique séquentiel dépendent non seulement des entrées externes
mais aussi de l’état présent des éléments de mémoire connu comme l’état interne du circuit. L’état
suivant des éléments de mémoire dépend également des entrées externes et de l’état présent des
éléments mémoires. Ce faisant un circuit logique séquentiel est spécifié par une séquence d’état des
entrées externe, des éléments de mémoire et des sorties externes. Contrairement aux circuits logiques
combinatoire où les sorties ne dépendent que de l’état immédiate des entrées.

Figure 1: Diagramme Block d'un Circuit Séquentiel

Il y a deux types de circuit logique séquentiel, les circuits logiques séquentiels synchrones et
asynchrones. Les circuits logiques séquentiels asynchrones fonctionnent comme le montre le
diagramme block ci-dessus. La durée entre les différentes séquences d’état du circuit est déterminé par
le temps de réaction des portes logiques donc une durée non uniforme entre les différentes séquences
d’où le non asynchrone. Ces types de circuit peuvent même se trouver dans un état d’instabilité ce qui
rend leurs études est un peu complexe et par conséquent ne sera couvert par ce cours. Quant aux
circuits logiques séquentiels synchrones, les durées entre les séquences d’état du circuit sont uniformes,
synchrone. Cela s’effectue à l’aide de l’ajout d’une horloge au diagramme block au niveau des éléments
de mémoire pour imposer une durée fixe entre les séquences des états comme cela est montré cela est

1
montré dans l’illustration ci-dessous, cette durée est assez suffisante pour permettre à chaque fois une
propagation à terme des signaux dans les différentes portes logiques.

Figure 2: Diagramme block d'un Circuit Séquentiel Synchrone

L’horloge (Clock) ajoutée génère un signale carrée d’impulsion pour imposer un changement d’état des
éléments de mémoire pendant un front montant ou descendant de l’horloge. Les types d’élément de
mémoire qui acceptent ces conditions sont appelées des bascules (Flip-flops), elles ne changent d’état
que pendent les fronts de l’horloge.

Figure 3: Signal d'horloge

2. Éléments de stockage
Un élément de stockage est un circuit logique capable de lire une valeur à l’entrée, retenir cette valeur
au sein de lui et fournir cette valeur à la sortie. À chaque fois qu’une nouvelle valeur lui est fournie,
l’ancienne valeur est effacée et remplacée par la nouvelle valeur qui sera de nouveau fourni à la sortie
de l’élément de stockage et restera telle (si alimenté électriquement) jusqu’à changement au niveau de
l’entrée. Il existe plusieurs circuits pour réaliser l’élément de stockage, il y a les Verrous, il y a les
Bascules. Les verrous ne font pas intervenir un signal d’horloge pour un changement d’état pendant
qu’il est une nécessité pour les bascules.

2.1 Verrou SR
Le verrou SR est un circuit logique ayant deux entrées (S et R) et deux sortie (Q et Q’), et réalisé par deux
portes logiques NON-OU ou NON-ET connectées en croisé (figure 4). Ce circuit logique est capable de
retenir l’information d’un bit. Il comporte deux états stables, l’état où Q=1 et Q’=0 est appelé l’état Set
et l’état où Q=0 et Q’=1 est appelé l’état Reset (voir figure ci-dessous). Le Q est considéré comme la
sortie de l’élément de stockage et Q’ est le complément de Q. Lorsque la valeur 1 doit être stockée dans
les verrous SR NOR, il doit être appliqué à l’entrée S=1 (Set) et R=0. Si la valeur 0 doit y être stockée, S=0
et R=1 (Reset) doit être appliqué à l’entrée. Les valeurs S=0 et R=0 appliqué à l’entrée ne change pas
l’état présent du Verrou SR. Les valeurs S=1 et R=1 sont interdites d’être appliquées à l’entrée. Ces

2
valeurs sont aux compléments pour les verrous SR NAND comme ceux-là peuvent être remarqués sur les
figures et tableaux ci-dessous.

.
(Après S=1 et R=0)

(Après S=0 et R=1)

(État interdit)
Figure 4: Schéma d'un Verrou SR réalisé avec des NOR
Table 1: Table de vérité d'un Verrou SR avec des portes NOR

(État interdit)

Figure 5: Schéma d'un Verrou SR réalisé avec des portes NAND Table 2: Table de vérité d'un Verrou SR avec des portes NAND

Il peut être noté que ce circuit retient un bit (1 ou 0) et reste dans cet état tant que la valeur 1 n’est pas
appliquée à l’une des entrées pour les verrous à NOR et la valeur 0 pour les verrous NAND, donc c’est un
élément de mémoire.

Le Verrou SR doté d’une ligne de validation (Enable) est donné par le schéma ci-dessous. La ligne de
validation assure une prise en compte des entrées par le verrou SR lorsqu’elle égale 1. Lorsque la ligne
de validation est égale à 0, aucune modification des entrées n’est prise en compte par le verrou SR

L’état prochain de Q

Inchangé
Inchangé
Q=0, état de mis à 0
Q=1, état de mis à 1
Indéterminé

Figure 6: Schéma d'un verrou SR avec une ligne de validation

3
 Un état indéterminé survient lorsque les trois entrées (S, R et En) sont en 1, ce qui rend le verrou SR
comme élément de stockage moins intéressent, car cet état peut créer des instabilités dans le circuit.
Cependant le verrou SR demeure important puisqu’il reste la base sur laquelle les autres éléments de
stockage ont été construits.

2.2 Verrou D
Le verrou D a été mis au point pour palier au problème d’indétermination des sorties du verrou SR
lorsque les entrées S et R sont simultanément égales à 1. Cela a été réalisé en mettant en place une
porte NOT entre les deux entrées du verrou SR comme c’est illustré dans la figure ci-dessous. Ce faisant
le verrou D n’a qu’une seule entrée, la ligne D en plus de la ligne de validation En. Ainsi les entrées S et R
du verrou SR inclus dans le verrou D sont toujours des compléments et ne peuvent pas être égales à 1
en même temps, ceci résous le problème d’indétermination des sorties du verrou SR lorsque les entrées
sont à 1.

Table 3: Table de fonction d'un Verrou D

L’état prochain de Q

Inchangé
Q=0, état Reset
Q=1, état Set

Figure 7: Schéma d'un verrou D

Le rôle de l’entrée En reste le même que dans le verrou SR. Elle maintient invariables les sorties
lorsqu’elle égale à 0 et laisse les sorties variables lorsqu’elle égale à 1.

Figure 8: Symboles des différents types de verrou

Dans la figure ci-dessous le verrou est réalisé avec des portes NOR, le verrou avec des portes
NAND. Il est à noter que le set du verrou s’effectue à l’aide d’un 0 à S et le reset s’effectue à l’aide 0
à R contrairement au verrou SR.

4
 2.3 Bascules
Un verrou accepte un changement d’état lorsque la ligne de validation est égale 1.
Lorsque cette ligne est nulle, le verrou n’accepte plus de changement d’état. Comme l’étude porte sur
les circuits logiques séquentiels synchrones, une horloge doit être connectée pour assurer la
synchronisation. L’horloge est connectée à la ligne de validation du verrou. L’horloge étant un signal
carré, lorsqu’elle est à l’état haut la ligne de validation du verrou est à l’état haut, le verrou peut alors
accepter un changement d’état, dans le cas contraire le verrou refuse à tout changement d’état. La
durée pendant laquelle l’horloge est à l’état haut semble être suffisant pour un verrou d’effectuer
plusieurs autres changements d’état qui pourrait même conduire le circuit dans l’instabilité comme cela
a été vu dans l’introduction, ce qui affecte la fiabilité des verrous.

Figure 9: Signal d'horloge

Figure 10: Signal d'horloge avec indication du Front Montant

Figure 11: Signal d'horloge avec mention du front descendant

Les bascules ont été mises en œuvre pour palier à cette défaillance des verrous. Au lieu qu’un
changement d’état soit valide pendant l’état haut de l’horloge, le changement d’état sera déclenché
pendant la transition entre l’état-bas et l’état-haut de l’horloge connu sous le nom du front montant
(fig. 10), ou même entre l’état-haut et l’état bas connu comme le front montant descendant (fig. 11).
Une fois le changement d’état déclenché seul ce changement d’état sera effectif, aucun autre
changement d’état ne peut avoir lieu pendant le reste de la période de l’horloge. Les bascules ont été
conçues sur la base des verrous en y ajoutant la fonctionnalité du déclenchement d’état pendant le
front montant ou descendant.

2.3.1 Bascule D
La bascule D peut être réalisée avec deux verrous D montés en série. Une horloge sert de ligne de
validation pour les deux verrous où une porte logique NON est intercalée entre l’horloge et la ligne de
validation du deuxième verrou D (verrou esclave) pendant que l’horloge va directement à la ligne de
validation du premier verrou ou verrou maître. La sortie du deuxième verrou sert de sortie pour la

5
bascule D et l’entrée du premier verrou sert d’entrée pour la bascule, l’horloge (Clock ou Clk) sert
d’horloge pour la bascule D.

Figure 12: Bascule D faite à base de deux verrous D

Lorsque l’horloge est à l’état haut le premier verrou est validé et le deuxième verrou non validé. Ce
faisant le premier verrou change d’état et stocke la valeur de l’entrée D, donc Y sera égal à la valeur de
l’entrée D. Le deuxième ne changera pas d’état et gardera l’état précédent. Les verrous resteront dans
ces états jusqu’au basculement de l’horloge vers l’état-bas où le premier verrou sera non validé et le
deuxième sera validé. Ce la permet le stockage de la valeur présente de Y dans le deuxième verrou D,
donc le Q sera à la valeur présente de Y. Or pendant la période haut de l’horloge Y a pris la valeur de
l’entrée D, par conséquent Q=Y=D pendant la période bas de l’horloge. Ainsi il peut être conclu que la
bascule D est validée lors du front descendant de l’horloge.

La bascule D peut aussi être réalisée à l’aide de trois verrous SR, les deux premiers verrous sont
commandés par l’entrée D (donnée) et le signal d’horloge, leurs sorties sont connecté aux entrées S et R
d’un troisième verrou SR dont les sorties représentent les sorties de la bascule D (voir figure ci-
dessous).

6
Figure 13: Bascule D réalisée avec trois verrous SR
Lorsque l’horloge est à l’état bas les lignes S et R dans la figure ci-dessus sont à 1, les sorties Q et Q’
gardent leurs valeurs précédentes. Pendant que les deux autres sorties des deux verrous SR ont la valeur
D et D’. Pendant toute la période bas de l’horloge les sorties Q et Q’ restent intacts. Lorsque le signal
d’horloge bascule à l’état haut, la valeur de l’entrée D est transférée à la sortie Q. Après ce premier
transfert toute autre variation de la valeur D à l’entrée n’affectera pas la sortie Q pendant le reste de la
période haut de l’horloge. Pour qu’il y ait un autre transfert de la valeur l’entrée D à la sortie Q il faut
qu’il y ait un autre passage d’état bas à état haut du signal d’horloge, on dit que c’est un bascule à front
montant.

Front montant Front descendant

Figure 14: Graphique des différentes bascules

Dans la figure 14 est mentionné les représentations des deux types de bascules, la petite flèche au
niveau de l’entrée horloge (Clk) indique que c’est une bascule qui change d’état pendant un front
montant ou descendant. La présence d’un bulle au niveau de l’entrée horloge distingue que c’est une
bascule à front descendant pendant que l’absence du bulle précise que c’est un front montant.

2.3.2 Autres types de bascule

Un système intégré de très grande envergure contient un ensemble de portes logiques, puis ces portes
logiques sont connectées les unes aux autres pour par exemple former des milliers d’élément de
mémoire. La bascule D est la plus approprié et la plus utilisée pour de tel genre de construction vue sa
simplicité et le peu de nombre de portes logiques qu’elle contient. Cependant d’autres types de
bascules sont utilisés dans l’industrie de la mémoire comme la bascule JK et la bascule T.

Il y a trois types d’opération que peut subir une bascule : la mise à 1 (set), la mise à 0 (reset) et la mise
au complément. La bascule D, n’ayant qu’une seule entrée, ne peut subir que les deux premières
opérations. L’opération mise à complément ne peut pas se faire avec une bascule D, la bascule JK vient
combler ce vide. Lorsque J= 1 et K=0 la bascule est mise à 1, lorsque J=0 et K=1 la bascule est mise à 0 et
lorsque J=1 et K=1 la bascule est mis à complément. Après simplification et minimisation l’équation de
l’entrée D devient :

𝐷 = 𝐽𝑄 ′ + 𝐾′𝑄

Ainsi le schéma de la bascule JK devient :

7
 Figure 15: Circuit et symbole graphique de la Bascule JK

La bascule T (Toggle) permet à chaque que l’entrée T=1 d’inverser le Q ou complément de Q, ainsi
Q(t+1) = Q’(t). Elle se réalise en joignant les deux entrées J et K de la bascule JK pour former une seule
entrée T. À partir de la bascule D l’équation est la suivante :

𝐷 = 𝑇 ⨁ 𝑄 = 𝑇𝑄 ′ + 𝑇′𝑄

À partir d’une bascule JK À partir d’une bascule D Symbole graphique

Figure 16: Schémas et Symbole d'une bascule T

2.3.3 Tableaux Caractéristique

Il définie les propriétés binaires d’un tableau en définissant les états suivants des sorties en fonction des
entrées et des états présents des sorties.

Bascule JK Bascule D Bascule T

Invariable Mise à 0 Invariable

Mise à 0 Mise à 1 Mise à complément
Mise à 1
Mise à complément

8
 2.3.4 États Caractéristiques
Il établit l’état suivant d’une bascule en fonction des entrées et de l’état présent de la bascule. Pour la
bascule D l’équation caractéristique est donnée par :

𝑄(𝑡 + 1) = 𝐷

L’équation caractéristique de la bascule JK est donnée par :

𝑄(𝑡 + 1) = 𝐽𝑄 ′ (𝑡) + 𝐾 ′ 𝑄(𝑡)

Quant à la bascule T, elle est donné par :

𝑄(𝑡 + 1) = 𝑇 ′ 𝑄(𝑡) + 𝑇𝑄 ′ (𝑡)

Entrée Directe
Certaines bascules sont dotées d’une ligne directe de mise à 0 indépendante de l’horloge. Ce type de
ligne est utile pendant la mise sous tension de la bascule où l’état de la bascule est inconnu, ainsi la ligne
de mise à 0 permet de mettre la bascule dans un état connu. Tant que cette ligne R est à 0 la sortie Q
reste à 0. L’entrée D ne transfère à la sortie Q que lorsque la ligne R est à 1. Le schéma d’une bascule
dotée de ligne de mis à 0 (Reset) est donné par la figure ci-dessous.

Table 4: Bascule D doté de ligne directe de mise à 0

1
1

Figure 17: Bascule D avec doté d'une ligne directe asynchrone de mise à 0

9
 3. Analyse de circuits séquentiels synchrones
L’analyse d’un circuit séquentiel consiste à la détermination du comportement des séquences du circuit
en fonction des entrées, des sorties et de l’état du circuit. L’analyse d’un circuit séquentiel s’effectue par
le biais d’Équation d’État, de Tableau d’État et de Diagramme d’État.

3.1 Équation d’état d’un circuit séquentiel

Elle consiste en une équation algébrique binaire mettant en relief l’état suivant du circuit en fonction
des entrées et de l’état présent du circuit. Considérons le circuit séquentiel de la figure 18, il est
constitué de deux bascules A et B, d’une entrée x et d’une sortie y. Comme l’état suivant du circuit est
déterminé par les bascules D, les équations d’état peuvent être exprimées comme suites :

Figure 18: Exemple de circuit séquentiel

𝑨(𝒕 + 𝟏) = 𝑨(𝒕). 𝒙(𝒕) + 𝑩(𝒕). 𝒙(𝒕) = 𝒙(𝒕). (𝑨(𝒕) + 𝑩(𝒕))

𝐵(𝑡 + 1) = 𝐴′ (𝑡). 𝑥(𝑡)

10
Dans les équations ci-dessus le t+1 représente l’état suivant du circuit, en d’autres termes t+Th où Th
représente la période de l’horloge. Comme toutes les variables dans l’expression booléennes sont
fonction de l’état présent, le t peut alors être éliminée des équations ci-dessous, ainsi on obtient :

𝑨(𝒕 + 𝟏) = 𝑨. 𝒙 + 𝑩. 𝒙
𝐵(𝑡 + 1) = 𝐴′ . 𝑥

La sortie du circuit peut être exprimée comme suite :

𝑦(𝑡) = 𝐴(𝑡) + 𝐵(𝑡) + 𝑥 ′ (𝑡)

En éliminant les t on obtient : 𝑦(𝑡) = 𝐴 + 𝐵 + 𝑥′

Ce faisant les équations d’états du circuit sont :

𝑨(𝒕 + 𝟏) = 𝑨. 𝒙 + 𝑩. 𝒙
𝐵(𝑡 + 1) = 𝐴′ . 𝑥

𝑦(𝑡) = (𝐴 + 𝐵)𝑥′

3.2 Tableau d’état

Un tableau d’état est une table de fonction qui détaille les états suivants et les sorties en fonction des
entrées et des états présents. Le tableau d’état du circuit de la figure 18 est donnée par :

Table 5: Tableau d'état du circuit de la fig. 18

État État
Présent Entrée Suivant Sortie
EXERCICES

11
 3.3 Diagramme d’état
Le diagramme d’état est une représentation graphique du tableau d’état. Le diagramme d’état est
constitué de cercles liés par des flèches. Les cercles contiennent les valeurs booléennes de l’état des
bascules, les flèches indiquent le changement d’état des bascules. L’origine de chaque flèche quitte
l’état présent des bascules et l’extrémité va à l’état suivant des bascules. Sur chaque flèche est
mentionné deux valeurs booléennes séparées par un slash. La valeur avant le slash représente la valeur
de l’entrée à l’état présent pendant celle après représente la valeur de la sortie à l’état présent. Le
diagramme d’état de la figure 18 est donné par la figure 19.

Table 6: Seconde forme du tableau d'état d'un circuit séquentiel

État État Suivant Sortie

Présent

Figure 19: Diagramme d'état du circuit de la figure 18

Par exemple le cercle d’en haut à gauche représente l’état lorsque les deux bascules sont présentement
à 0 et 0. Une fois que l’entrée est mise à 1 alors que la sortie est à 0, il faut attendre le front montant
prochain de l’horloge pour que les deux bascules se trouvent dans l’état 0 et 1 (état suivant) représenté
par le cercle se trouvant en bas à gauche du diagramme d’état où la flèche est pointée dessus et sur
cette flèche est mentionnée l’entrée à 1 (avant le slash) et la sortie à 0 (après le slash). Une fois que les

12
bascules sont à l’état 01 la sortie garde la valeur 0 si l’entrée reste à l’état 1 et la sortie devient 1 si
l’entrée change à 0. À l’état 01 le front montant suivant de l’horloge l’état des bascules deviennent 11 si
l’entrée reste à 1 pendant que la sortie est à 0. Par contre si l’entrée change à 0 l’état des bascules
reviennent à 00 le front montant suivant de l’horloge pendant que la sortie est à 1 et ainsi de suite…

Le diagramme d’état fourni les mêmes informations que le tableau d’état, sa forme graphique rend sa
compréhension et son interprétation beaucoup plus facile à l’esprit à humain. Par exemple dans le
diagramme de la figure 19 on peut facilement déterminer les différentes séquences d’état du circuit,
lorsque l’état présent du circuit est à 00 et l’entrée maintenu à 1, ainsi le circuit passera par l’état 01, 11
pour se terminer et rester à l’état 10. Le temps entre chaque séquence du circuit consiste en la durer
séparant deux fronts montants.

Pour réaliser le diagramme d’état du circuit de cet exemple il a fallu d’abords passer par les étapes
suivantes : équations d’état → tableau d’état → diagramme d’état.

3.4 Équations d’entrée des bascules

Un circuit séquentiel un constitué de circuit combinatoire et de bascules, les connexions entre ces
différents composants ont été mises en œuvre grâce aux équations du circuit. Les liaisons entre les
sorties des bascules et les sorties du circuit séquentiel par l’intermédiaire d’un circuit combinatoire sont
déterminés par des équations algébriques booléennes appelées les équations de sortie. Quant aux
connexions entre les entrées du circuit et les entrées des bascules, par le biais de portes logiques, sont
déterminées par des équations appelées équations d’entrée des bascules. Dans l’exemple de la figure
18, les équations d’entrées et de sortie des bascules peuvent être exprimées comme suite :

𝐷𝐴 = 𝐴. 𝑥 + 𝐵. 𝑥

𝐷𝐵 = 𝐴′. 𝑥

𝑦 = (𝐴 + 𝐵). 𝑥′

Où 𝐷𝐴 et 𝐷𝐵 représentent respectivement l’entrée de la bascule A et B. Et A et B représentent la sortie

de la bascule A et B.

3.5 Analyse de circuit à base de bascule D

Un circuit séquentiel à base de bascule D est caractérisé par l’équation d’entrée suivante:

𝐷𝐴 = 𝐴⨁𝑥⨁𝑦

Le 𝐷𝐴 indique une bascule D de sorite A, x et y sont des entrées. Étant la seule équation caractérisant ce
circuit séquentiel indique que la sortie est identique à celle de la bascule, donc équation de sortie
inexistante. La figure 20 indique le schéma déduit de cette équation, la table de vérité est aussi déduit
cette équation (voir tableau 7).

13
 Table 7: Tableau d'état du circuit

État État
Présent Entrée Suivant

Figure 20: Schéma du circuit

Le diagramme d’état déduit est donnée par le schéma la figure 21.

Figure 21: Diagramme d'état du circuit à base de bascule D

Avec le diagramme d’état on peut facilement remarquer l’état invariable de la bascule lorsque les
entrées sont 11 ou 00. Par contre lorsque les entrées sont maintenues à 01 ou 10 on obtient un signal
carré à la sortie A du circuit.

3.6 Analyse de circuit à base de bascule JK

L’exemple du circuit à base de bascules JK est caractérisés par les équations d’entrées suivantes :

𝐽𝐴 = 𝐵 𝐾𝐴 = 𝐵𝑥 ′

𝐽𝐵 = 𝑥 ′ 𝐾𝐵 = 𝐴′ 𝑥 + 𝐴𝑥 ′ = 𝐴⨁𝑥

Où 𝐽𝐴 , 𝐾𝐴 sont les entrées de la bascules JK dont la sortie est A et 𝐽𝐵 , 𝐾𝐵 sont les entrées de la bascules
JK dont la sortie est B, 𝑥 représente l’entrée du circuit. Ce faisant ce circuit séquentiel à deux sorties et
une entrée. Le schéma et le tableau d’état pouvant être déduis de ces équations sont données par la
figure 22 et le tableau 8. Il peut être remarqué dans le tableau d’état d’autres colonnes réservées aux
entrées des bascules. Pour les bascules D ces colonnes sont inexistantes puisque les entrées des
bascules se confondent avec les états suivants des bascules.

14
 Figure 22: Exemple de circuit à base de bascules JK

Table 8: Tableau d'état du circuit à base de bascules JK

État État
Présent Entrée Suivant Entrées des bascules

L’analyse et la prédiction de l’état suivant d’un circuit séquentiel utilisant des bascules JK ou T peut se
faire par les étapes suivantes :

• Détermination des équations d’entrées des bascules du circuit

• Déduction des équations d’état du circuit à partir des équations d’entrées

15
 • Utilisation des équations d’état pour établir le tableau d’état et subséquemment le diagramme
d’état

Les équations données ci-haut représentent les équations d’entrées des bascules. Les équations d’état
du circuit peuvent être déduises de la manière suivantes :

𝐴(𝑡 + 1) = 𝐽𝐴 . 𝐴′ + 𝐾𝐴′ . 𝐴 = 𝐵. 𝐴′ + (𝐵𝑥′)′ 𝐴 = 𝐵𝐴′ + (𝐵′ + 𝑥)𝐴 = 𝑨⨁𝑩 + 𝑨𝒙

𝐵(𝑡 + 1) = 𝐽𝐵 𝐵′ + 𝐾𝐵′ 𝐵 = 𝑥 ′ 𝐵′ + (𝐴′ 𝑥 + 𝐴𝑥 ′ )′ 𝐵 = 𝑩′ 𝒙′ + 𝑨𝑩𝒙 + 𝑨′ 𝑩𝒙′

Le tableau d’état devient le tableau 8.

Le diagramme d’état déduit du tableau 8 est donné par le schéma suivant :

Figure 23: Diagramme d'état du circuit de la figure 22

Un état stationnaire du circuit peut facilement être remarqué dans le diagramme ci-haut lorsque
l’entrée est maintenue à 1 et un état variable du circuit à chaque cycle d’horloge lorsque l’entrée est
maintenue à 0 dont les états 00, 01 et 11.

3.7 Analyse de circuit à base de bascules T

Elle s’effectue de la même manière que les circuits à base de bascule JK en passant par les différentes
étapes cité ci-haut.

Maintenant considérons l’exemple du circuit à base de bascules T de la figure 24. Les équations
d’entrées des bascules sont données par les expressions suivantes :

𝑇𝐴 = 𝑥. 𝐵 𝑒𝑡 𝑇𝐵 = 𝑥

L’équation de sortie est donnée par : 𝑦 = 𝐴. 𝐵

16
 Figure 24: Exemple de circuit à base de bascules T (Compteur Binaire)

Les équations d’état du circuit sont obtenues de la manière suivante :

𝐴(𝑡 + 1) = 𝐴𝑇𝐴′ + 𝐴′𝑇𝐴 𝑎𝑣𝑒𝑐 𝑇𝐴 = 𝑥. 𝐵 ⟹ 𝐴(𝑡 + 1) = 𝐴(𝑥𝐵)′ + 𝐴′𝑥𝐵 = 𝑨𝒙′ + 𝑨𝑩′ + 𝑨′𝑩𝒙

𝐵(𝑡 + 1) = 𝐵𝑇𝐵′ + 𝐵′𝑇𝐵 𝑎𝑣𝑒𝑐 𝑇𝐵 = 𝑥 ⟹ 𝐵(𝑡 + 1) = 𝐵𝑥′ + 𝐵′𝑥 = 𝒙⨁𝑩

Le tableau d’état déduit est le suivant :

État État
Présent Entrée Suivant Sortie

17
Table 9: Tableau d'état du circuit de la figure 24
Le diagramme d’état obtenu est donné par la figure ci-dessous.

Figure 25: Diagramme d'état du circuit à base de bascule T

Il doit être noté que dans ce diagramme d’état les cercles contiennent les états des bascules et la sortie
du circuit, les deux sont séparés par un slash contrairement aux autres diagrammes d’état vu
précédemment.

Il peut facilement être remarqué qu’à chaque fois l’entrée du circuit est maintenue à 1 l’état du circuit
augmente de 1 au front montant suivant de l’horloge jusqu’à atteindre son maximum soit 11, à cet état
la sortie devient 1. Et lorsque l’entrée est maintenue à 1 l’état du circuit reste stationnaire. En somme ce
circuit se comporte comme un compteur binaire à deux chiffres avec une possibilité d’extension grâce à
la sortie qui devient 1 lorsque les deux chiffres atteignent leur maximum.

4. Modèle de Mealy et Moore des machines à état fini

Il a été vu précédemment qu’un circuit séquentiel est constitué d’entrées, de sorties et de bascules. Les
sorties peuvent être fonctions des entrées et des états des bascules comme ils peuvent aussi être
fonctions de l’état des bascules seulement. Ce faisant il se dégage deux types de circuit séquentiel, le
circuit séquentiel dont les sorties sont fonctions des entrées et de l’état des bascules est appelé le
Modèle de Mealy ou la Machine de Mealy, et le circuit dont les sorties sont uniquement fonctions de
l’état des bascules est appelé le Modèle de Moore ou la Machine de Moore. Les deux modèles sont
connus comme des Machines à État Fini (FSM : Finite State Machine), et leurs diagrammes block sont
donnés par la figure 26 et 27.

Les sorties de la Machine de Mealy peuvent varier instantanément en fonction de la variation des
entrées (sorties asynchrone sauf entrées synchronisées avec l’horloge) pendant que les sorties de la
Machine de Moore ne peuvent varier qu’à chaque cycle d’horloge (sorties synchrone) car dépendant de
l’état des bascules. Cette remarque crée une légère différence entre le diagramme d’état des deux
modèles.

18
 Machine de Mealy

Entrées Logique Registre Logique

Combinatoire de d’état Combinatoire de la Sorties
l’État Suivant sortie (Type Mealy)

Horloge

Figure 26: Diagramme Block du Modèle de Mealy

Machine de Moore

Entrées Logique Registre Logique

Combinatoire de d’état Combinatoire de la Sorties
l’État Suivant sortie (Type Moore)

Horloge

Figure 27: Digramme Block du Modèle de Moore

Il existe une légère différence entre le digramme d’état d’un circuit de type Machine de Moore et celui
de Mealy. Pour la machine de Mealy, les cercles du diagramme d’état contiennent seulement l’état des
bascules, les sorties et les entrées séparées par un slash sont figurées sur les lignes de transition comme
le montre la figure 22. En ce qui concerne la machine de Moore, les cercles contiennent non seulement
l’état des bascules mais aussi les sorties, car à chaque état des bascules correspond une et une seule
combinaison de sortie du circuit. Un exemple du diagramme d’état d’un circuit de type machine Moore
est donné en figure 25, on peut constater que l’état des bascules et les sorties sont séparées par un
slash dans le cercle.

5. Réduction du nombre d’états et Affectation

L’analyse d’un circuit séquentiel commence par le schéma du circuit pour finir par le diagramme d’état.
Quant à la conception, comme il sera vu dans la suite de ce chapitre, elle commence par une description
écrite du circuit séquentiel pour ensuite établir le diagramme d’état, le tableau d’état, les équations
d’état et finir par le schéma du circuit séquentiel. Deux circuits séquentiels peuvent avoir les mêmes
comportements à l’entrée et à la sortie pendant que le nombre d’état des deux circuits diffère. Une
réduction du nombre d’état d’un circuit peut conduire ou ne pas conduire à une diminution du nombre
de bascule dans le circuit. Une diminution du nombre de bascule entraîne généralement un abaissement
des coûts du circuit. Il est à noter aussi qu’une diminution du nombre de bascule entraîne généralement
une complexification du circuit combinatoire autour des bascules, donc des comparaisons sont parfois

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nécessaires pour mieux optimiser. Dans ce paragraphe une étude sera faite pour réduire le nombre
d’état du circuit ainsi que les affectations des états.

5.1 Réduction du nombre d’états d’un circuit

Deux circuits de même comportement à l’entrée et à la sortie peuvent des nombres d’état différents. Un
circuit de m bascules possède au maximum 2𝑚 états. Donc une diminution du nombre d’état peut
emmener à une diminution du nombre de bascule, c’est l’objectif cherché dans ce paragraphe, en
d’autres termes réduire le nombre d’état du circuit sans perturber le comportement à l’entrée et à la
sortie. Il est à noter que dans certains circuits les bascules du circuit sont utilisées comme sorties, dans
ces types de cas une réduction du nombre de bascule devient impossible puisque cela affectera le
comportement du système comme par exemple le cas des compteurs. À part ce cas, une réduction du
nombre d’état est possible dans la plupart des circuits.

Pour comprendre le processus de réduction du nombre d’état d’un circuit, l’exemple de la figure 28
sera étudié.

Figure 28: Diagramme d'état d'un circuit

Dans l’exemple ci-dessus, le digramme d’état du circuit contient 7 états nommés par a, b, … f, g. On peut
noter que c’est un circuit à une entrée et une sortie. Soit une série de bit test à passer à l’entrée dont on
veut savoir la réponse finale du circuit, la série de bit est donnée par 01010110100. Chaque valeur à
l’entrée produit soit un 1 ou un 0 à la sortie et met le système dans un état. On considère initialement
que le circuit se trouve dans l’état "a", lorsque la série 01010110100 est appliqué à l’entrée avec un
intervalle d’un cycle d’horloge le circuit passera par les différents étapes suivantes : a avec 0 à la sortie,
b avec 0 à la sortie, c avec 0 à la sortie d avec 0 à la sortie…. Le tableau ci-dessous donne les entrées, les
sorties et les différents états correspondants dans lesquels le circuit se trouve lorsque la série de bit est
appliqué à l’entrée :
État 20
Entrée
Sortie
Dans le tableau la sortie va produire une série de bit, soit 00000110100, et le circuit va passer par une
série d’état, soit aabcdeffgfg.

Pour mieux appliquer les principes de réduction d’état d’un circuit le tableau d’état reste le plus
approprié. Le tableau d’état déduit du diagramme de la figure 28 est donné par le tableau ci-dessous :

État Suivant Sortie

État Présent

Table 10: Tableau d’état du diagramme de la figure 28

L’algorithme de réduction de l’état d’un circuit séquentiel est donné par l’énoncé suivant : il est à
chercher dans le tableau d’état les états qui pour la même entrée donnent la même sortie et le même
état suivant. Les états qui ont ces mêmes caractéristiques peuvent être remplacés les uns par les autres.
Lorsqu’on considère l’exemple du tableau ci-dessus, l’état "e" devient l’état "a" avec une sortie égale 1
lorsque l’entrée x=0 et lorsque l’entrée x=1 l’état "e" devient l’état "f" avec une sortie égale à 1. On peut
remarquer ces mêmes caractéristiques pour l’état "g", par conséquent l’état "g" peut être remplacé par
l’état "e", ainsi le tableau d’état devient :

État Suivant Sortie

État Présent

Table 11: Tableau du diagramme d'état de la figure 28 réduit d'un état

Il est à noter que l’état "e" a remplacé l’état "g" partout dans le tableau ci-dessus. Lorsqu’on considère
de nouveau le tableau ci-dessus, il peut être constaté que l’état "d" et l’état "f" ont les mêmes données,

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pour les mêmes entrées on a les mêmes sorties et les mêmes états suivants. Ce faisant l’état "f" sera
remplacé par l’état "d", ainsi le tableau se trouve réduis encore par un état et dévient :

État Suivant Sortie

État Présent

Table 12: Tableau du diagramme d'état de la figure 28 réduit de deux états

On peut maintenant remarquer dans le tableau ci-dessus qu’il n’y a pas deux états qui pour les mêmes
entrées ont les mêmes sorties et les mêmes états suivants. Par conséquent il peut être conclu que le
nombre d’état pour ce circuit a été réduit au maximum. Le diagramme d’état correspondant au tableau
d’état du tableau 12 est donné par la figure suivante.

Figure 29: Diagramme d'état correspondant au tableau 12

À des de vérification attaquons l’entrée du diagramme d’état par la même série de bit 01010110100 que
initialement, le résultat obtenu est le suivant :

État
Entrée
Sortie

Il peut être noté que la sortie reste pareille à celle du digramme d’état de la figure 29, soit
00000110100. Donc en somme la diminution du nombre d’état n’a pas affecté le comportement à

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l’entrée et à la sortie du circuit ce qui est voulu. Il reste maintenant à définir les différents états, en
d’autre terme l’affectation

5.2 Assignation
Pour m états il faut au nécessairement au minimum n bascules avec 𝑚 ≤ 2𝑛 . Par exemple dans le
diagramme de la figure 28 on a circuit de 7 états nécessitant 3 bascules avec un état non utilisé. De
même pour le diagramme de la figure 29 on a un circuit de 5 états nécessitant aussi 3 bascules avec 3
états non utilisés. Les états non utilisés facilitent généralement l’implémentation du circuit en allégeant
le circuit combinatoire autour des bascules. L’assignation des états peuvent se faire en attribuant aux
différents états les m premiers nombres binaires ou les m premiers nombre Gray ou même des codes
One-hot. L’assignation des codes Gray aux différentes fonctions facilite l’implémentation des fonctions
des états. Quant au code One-hot, pour chaque état correspond une bascule, donc plus couteux mais
conduit à un décodage simple pour la sortie et l’état suivant. Pour l’exemple de la figure 29 la liste des
différents pouvant être utilisés est donné par le tableau 13.

Affectation 1, Affectation 2, Affectation 3,

État Binaire Code Gray Code One-hot

Table 13: Trois possibilités d'affectation binaire

6. Conception
La conception d’un circuit logique séquentiel suit la procédure suivante :

1. À partir de la description et des spécifications de l'opération souhaitée, dérivez un

diagramme d'état du circuit.
2. Réduisez le nombre d'états si nécessaire.
3. Attribuez des valeurs binaires aux états
4. Obtenez la table d'états codée binaire.
5. Choisissez le type de bascule à utiliser.
6. Dérivez les équations d'entrée simplifiées et les équations de sortie de la bascule.
7. Dessinez le diagramme logique.

La description de l’opération souhaitée est une phase critique de la conception, il faut que le concepteur
arrive à décrire correctement le comportement du circuit de façon concise et simplifié même s’il est vrai
que les mots sont insuffisant pour décrire tout le comportement du circuit. À partir des mots un
diagramme d’état est élaboré. Quoiqu’il existe un algorithme de réduction du nombre d’état, les

23
concepteurs l’utilisent rarement. Il y a des algorithmes pour effectuer les étapes 4, 5, 6 et 7, ainsi ces
étapes sont généralement élaborées de façon automatique à l’aide des HDL (Hardware Description
Language) Verilog, VHDL… Pour mieux saisir tout ça, quelques exemples seront étudiés à partir de la
description d’opération d’un circuit.

Exemple 1 : Conception d’un circuit qui détecte une séquence de trois 1 ou plus consécutifs dans une
chaîne de bits passant par une ligne d’entrée (c’est-à-dire que l’entrée est un train de bits série).

Solution :

• Diagramme d’état

Figure 30: Diagramme d'état du circuit de l'exemple

Le tableau qui peut être déduit de ce diagramme est le suivant en assignant des nombre binaires
croissants aux états.

• Réduction du nombre d’état : pas nécessaire

• Assignation des états : nombre binaire croissant, 𝑆0 = 00, 𝑆1 = 01, 𝑆2 = 10, 𝑆3 = 11
• Le tableau d’état est donné par le tableau ci-dessous :

État État
présent Entrée futur Sortie

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Figure 31: Tableau d'état
 • Type de bascule :

Synthèse à l’aide de bascules D :

Après à l’aide du tableau de Carneau on obtient les équations suivantes :

• Équations d’état et équation de sortie du circuit

𝐷𝐴 = 𝐴𝑥 + 𝐵𝑥

𝐷𝐵 = 𝐴𝑥 + 𝐵′ 𝑥

𝑌 = 𝐴. 𝐵

• Schéma du circuit :

Figure 32: Schéma du circuit de détection de séquence

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Synthèse à l’aide de bascules JK:
La bascule JK tout comme la bascule T nécessite des équations d’entrées de bascule pour établir le
tableau d’état. Et pour se faire il faut une connaissance des équations d’excitation des bascules, ceux
sont des équations arrangées de telle manière à mettre au clair les conditions indifférents dans les
relations entre les entrées des bascules, l’état présent et l’état futur de la bascule comme le montre les
tableaux suivants :

Bascule JK Bascule T

Figure 33: Tableau d'excitation de la bascule JK et T

Les X se trouvant dans le tableau représente les états indifférents, elles servent beaucoup dans
l’élaboration des équations d’entrée de la bascule.

• Tableau d’état avec les entrées des bascules : à faire en classe

• Équations d’état et équation de sortie de la bascule : à faire en classe
• Schéma du circuit : à faire en classe

Synthèse à l’aide de bascules T: à faire en tant que exercice

Exemple 2 : Compléter la conception du circuit de ce tableau ci-dessous

État État Entrée des

présent Entrée futur Bascules

Table 14: Tableau de l'exemple 2

26
Exemple 3 : Effectuer la conception du circuit à l’aide de bascule T dont le diagramme d’état
est donné par la figure suivante :

Fin du chapitre,
devoir à domicile à faire

27
 1. Le verrou D de la figure 7 est construit avec quatre portes NAND et un inverseur. Prendre en
compte les trois autres moyens suivants d’obtenir un verrou D. Dans chaque cas, tracez le
diagramme logique et vérifier le fonctionnement du circuit.
(a) Utilisez les portes NOR pour la partie du verrou SR et les portes AND pour les deux autres. Un
inverseur peut être nécessaire.
(b) Utilisez les portes NOR pour les quatre portes. Les inverseurs peuvent être nécessaires.
(c) Utilisez seulement quatre portes NAND (sans inverseur). Cela peut être fait en connectant
la sortie de la porte supérieure à la Fig. 7 (la porte qui va au verrou SR) à l'entrée
de la porte inférieure (au lieu de la sortie de l’inverseur).

2. Un circuit séquentiel a deux bascules JK A et B, deux entrées x et y et une sortie z.

Les équations d’entrée de la bascule et l’équation de sortie du circuit sont

JA = Bx + B’y’ KA = B’xy’
JB = A’x KB = A + xy’
z = Ax’y’ + Bx’y’

Dessinez le schéma logique du circuit.

3. Démontrer que l’équation caractéristique du complément Q’ de la bascule JK est donné par :

𝑄 ′ (𝑡 + 1) = 𝐽′ 𝑄 ′ + 𝐾𝑄

4. Une bascule PN à 4 fonctionnalités : mise à 0, invariable, mise au complément et la mise 1

quand les entrées P et N sont respectivement 00, 01, 10 et 11.
• Déterminer le tableau caractéristique de la bascule
• Déduire l’équation caractéristique
• Déterminer le tableau d’excitation
• Démontrer comment la bascule PN se convertit en bascule D
5. Déterminer le tableau d’état et le diagramme d’état de la figure suivante :

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6.

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