Chapitre 0 - RD

Electronique numérique
DTR 6322
Pré-requis : DTR 5331 Electronique de base
Chapitre I
Les bascules
Syllabus – Chapitre I
- Elément de mémoire en portes NON-
Séance 1 ET et en portes NI
- Les bascules R-S, les problèmes des
bascules asynchrones
- Bascule R-S synchrone
- Applications
Séance 2
- Bascule J-K synchrone
- Bascule D synchrone
- Entrée de validation
- Formes d’ondes
- Application : Bascule maître /esclave
Séance 3 - Synchronisation des bascules
- Stockage et transfert de données
- Transfert en série
- Division de la fréquence
- Applications aux micro-ordinateurs
transférant de données binaires
Préparé par: Pr. Chadi NADER –

Dr. Rony Darazi Electronique numérique
Syllabus – Chapitre I
Applications aux bascules : Structures

Séance 4 des registres à décalage et des
compteurs.
Générateurs d’horloge (astables) et
Séance 5 différents type de multivibrateurs :
- Dispositifs à bascule de schmitt
- Monostable
- CI 555
- Minuterie 555 vue comme un
monostable
- Multivibrateurs astables

Introduction
Dans la majorité des systèmes
numériques, on retrouve une
combinaison de circuits
combinatoires et de dispositifs à
mémoire. La figure ci-contre
illustre le schéma fonctionnel
d'un système numérique général
dans lequel on retrouve aussi
bien des portes logiques que des
dispositifs à mémoire. Schéma d'un système
numérique général
La section combinatoire est alimentée par des signaux d'entrée externes

et par les sorties des dispositifs à mémoire. Le circuit combinatoire agit
sur ces entrées pour produire diverses sorties, certaines servant à
déterminer les valeurs binaires stockées dans les éléments de mémoire.
La sortie de certains de ces éléments de mémoire revient comme
entrée des circuits logiques de la partie combinatoire. Ceci est
une indication que les sorties externes d'un système numérique
dépendent autant des entrées externes que des informations
mémorisées dans d'autres sections.
Introduction
Les élément de mémorisation de

base sont l'élément de mémoire
bistable ou bistable et la bascule,
constitués d'un ensemble de portes
logiques.
Ils sont les éléments de construction

des compteurs, registres et on les
utilise dans certains types de
Schéma d'un système
mémoire. numérique général
Même si, en soi, une porte logique ne retient pas de donnée, il est possible d'en
raccorder quelques-unes ensemble afin d'obtenir le stockage d'une information. Il
existe différentes façons, que nous allons étudier, de monter les portes pour
obtenir ces bascules.

Introduction
La figure ci-dessous montre le symbole général d'une bascule et la
définition des deux sorties possibles.
La sortie Q a reçu le nom de sortie normale de la bascule, tandis que

Ǭ est appelée la sortie inversée. Chaque fois que l'on fait référence à
l'état d'une bascule, on désigne la situation de sa sortie normale (Q) ; il
est toujours entendu que la situation de la sortie inversée (Ǭ) est le
complément de l'autre.
Les bascules sont les éléments de base de la logique
séquentielle Préparé par: Pr. Chadi NADER –
Élément de mémoire bistable ou bistable S-R
Éléments de mémoire en portes NON-ET
Les entrées S et R se trouvent normalement toutes les deux au niveau

HAUT, et l'on doit momentanément en porter une au niveau BAS pour
changer l'état de sortie de la bascule (on en déduire : les entrées
sont actives au niveau BAS).
La première étape de notre analyse
sera de montrer qu'il existe deux
états stables possibles quand
S = 1 et R = 1.
Une des possibilités est illustrée à la figure (a) où Q = 0, Ǭ = 1. Quand

Q = 0, les entrées de la porte NON-ET 2 sont 0 et 1, ce qui force Ǭ à 1.
Cette valeur 1 fait donc en sorte qu'il y a maintenant un 1 sur chacune
des deux entrées de la porte NON-ET 1 produisant ainsi une sortie 0
(rappelons que la sortie est la borne Q). Cet état est donc stable,
c'est à dire qu'en l'absence de changement des entrées, l'état
des sorties ne varie pas.
La seconde possibilité est celle de la figure (b) où Q = 1, Ǭ = 0. Le
niveau HAUT à la sortie de la porte NON-ET 1 provoque un niveau BAS à
la sortie de la port NON-ET 2, sortie qui, en retour, garde la sortie de la
NON-ET 1 au niveau HAUT. Il s'agit donc d'un état stable.
Quand S = 1 et R = 1, il y a donc deux états stables.

Mise à 1 de l'élément de mémoire
La figure (a) montre que Q = 0 avant l'arrivée de l'impulsion. Au moment où S est amené au
niveau BAS, à to, Q passe à 1, ce qui force Ǭ à devenir 0 : la porte NON-ET 1 a maintenant
deux 0 à ses bornes d'entrée. On voit donc qu'à t1 au moment où S revient au niveau HAUT,
la sortie de la NON-ET 1 reste au niveau HAUT, ce qui a pour effet de garder la sortie de la
NON-ET 2 au niveau BAS.
À la figure (b), on voit ce qui se passe quand Q = 1 et Ǭ = 0 avant l'application de
l'impulsion à S. Étant donné que Ǭ = 0, cela garde la sortie de la NON-ET 1 au niveau HAUT,
l'application d'une impulsion de niveau BAS sur S ne change rien. Ainsi, quand S revient à 1,
le bistable se trouve-t-il toujours dans l'état Q = 1 et Ǭ = 0.
Mise à 1 de l'élément de mémoire
II est possible de résumer en affirmant que l'application d'une impulsion

de niveau BAS sur S place le bistable dans l'état Q = 1.
On dit que cette opération met le bistable à 1. L'état Q = 1 est appelé

l'état 1 du bistable (SET en anglais d'où le S).

Mise à zéro de l'élément de mémoire
Voyons maintenant ce qui se produit quand l'entrée R est modifiée par

une impulsion de niveau BAS pendant que S reste au niveau HAUT.
La figure (a) montre ce qui se passe quand Q = 0 et Ǭ = 1 avant

l'application de l'impulsion. Comme Q = 0, la sortie de la NON-ET 2 se
trouve déjà au niveau HAUT, l'impulsion sur R n'a aucun effet. Quand R
revient au niveau HAUT, le bistable est encore dans l'état Q = 0 et
Ǭ = 1.

Mise à zéro de l'élément de mémoire
La figure (b) montre le cas où Q = 1 à l'arrivée de l'impulsion sur C.

Au moment où R reçoit une impulsion basse, à to, Ǭ passe au niveau
HAUT, ce qui force Q à 0 de sorte que la porte NON-ET 2 a un 0
appliqué sur chacune de ses entrées. Ainsi quand C revient à 1 après
l'impulsion, à t1 la sortie de la porte NON-ET 2 reste à 1, valeur qui, en
retour, maintient la sortie de la porte NON-ET 1 au niveau BAS.
On peut résumer cette étape en énonçant le résultat suivant :
l'application d'un niveau BAS à l'entrée C a toujours pour effet de
mettre le bistable dans l'état Q = 0. On dit que cette opération met à 0
le bistable (en anglais RESET d'où le R).
Mise à 0 simultanément
Le dernier cas à considérer est celui où les entrées S et R sont mises toutes les
deux à 0. Cette situation produit des niveaux HAUTS aux deux sorties du bistable
en NON-ET, de sorte que Q = Ǭ = 1.
Évidemment, il s'agit là d'une condition indésirable, puisque les deux sorties ont
été supposées toujours être l'inverse l'une de l'autre. De plus, quand les deux
entrées S et R reviennent toutes les deux simultanément à 1, les deux sorties
tentent de passer au niveau bas.
la condition S = R = 0 est supposée ne jamais se produire dans un élément

de mémoire en NON-ET.

Récapitulation de l'élément de mémoire en NON-ET
1. S = R = 1; cette condition correspond à l'état normal de

repos et elle n'affecte pas l'état de sortie du bistable. Les sorties Q et Ǭ
demeurent dans l'état qu'elles occupaient avant l'application de cette
condition d'entrée.
2. S = 0, R = 1 ; cette condition entraîne toujours la sortie dans
l'état 1 où elle demeure même après le retour de S au niveau HAUT. On
dit que c'est la condition de mise à 1 de la mémoire.
3. S = 1, R = 0 ; cette condition entraîne toujours la sortie dans
l'état 0 où elle demeure même après le retour de C au niveau HAUT. On
dit que c'est la condition de mise (ou remise) à 0 de la mémoire.
4. S = R = 0 ; cette condition est équivalente à vouloir mettre la
mémoire à la fois à 1 et à 0, ce qui donne lieu à des résultats
ambigus. Elle ne doit jamais servir. Préparé par: Pr. Chadi NADER –
Représentations synonymes de l'élément de mémoire en NON-ET
D'après la description de la mémoire en

NON-ET, on voit bien que les entrées S et
C sont vraies au niveau BAS. L'entrée S
quand elle passe à 0 met le bistable dans
l'état Q = 1, alors que l'entrée C, quand
elle passe à 0, met le bistable dans l'état
Q = 0.
C'est la raison pour laquelle le circuit de l'élément de mémoire en NON-ET est

souvent tracé en recourant au symbole synonyme de la porte NON-ET, comme à
la figure ci-contre.
Les ronds sur les lignes d'entrées S et C (ou R) mettent en évidence, comme
toujours, le fait que ces entrées sont vraies au niveau BAS.
On dira aussi que l'élément mémoire en portes NON-ET est de type S R
(pour indiquer que les entrées sont actives au niveau BAS) ou encore SR = 0
pour indiquer que les deux entrées ne doivent pas être simultanément à 0.
Exemple
Des formes d'ondes sont appliquées aux entrées S et R d'une mémoire
en NON-ET. Supposons qu'au départ Q = 0; trouvez la forme d'onde de
Q.

Dispositif anti-rebond
Le rebondissement des
contacts mécaniques donne
lieu à plusieurs transitions;
un élément de mémoire en
NON-ET peut éliminer ces
rebonds
Supposons que l'interrupteur soit au début en position 1, de sorte que

l'entrée R est au niveau BAS et Q = 0. Quand l'interrupteur est actionné
et amené en position 2, R passe au niveau HAUT, et un niveau BAS
apparaît sur l'entrée S au moment du contact initial de l'interrupteur.
Cela a pour effet de placer, en l'espace de quelques nanosecondes
(temps de réponse de la porte NON-ET), la sortie à Q = 1.
Dispositif anti-rebond
Maintenant, si l'interrupteur
rebondit les deux entrées S
et R sont à un niveau HAUT,
ce qui n'affecte en rien la
valeur de Q, qui reste au
niveau HAUT. On voit donc
que Q reste inchangé
malgré les rebonds de la
lame sur le contact 2.
De même, quand l'interrupteur passe de la position 2 à la position 1,

une tension BASSE se retrouve sur l'entrée R au moment du contact
initial. Cela met à zéro Q; et cette sortie conserve cet état même si la
lame rebondit avant de s'arrêter définitivement.
L'insertion de ce bistable fait en sorte que Q effectue une seule transition

quand l'interrupteur change de position.
Élément de mémoire en portes NI
Un tel montage, est analogue à celui d'une mémoire en NON-ET, sauf

que les sorties Q et Ǭ sont maintenant interverties.
L'étude du fonctionnement d'une mémoire
en NI se développe de manière tout à fait
identique à celle de la mémoire en NON-
ET. Les résultats sont donnés sous forme
d'une table de vérité à la figure ci-contre
et résumés ci-après:
1. S = R = 0 ; cette condition
représente l'état normal de repos de la
mémoire en NI et ne modifie en rien l'état
de sortie. Q et Ǭ demeurent dans l'état
qu'elles occupaient avant l'arrivée de
l'impulsion d'entrée.
2. S = 1, R = 0 ; cette condition a
toujours pour effet de mettre Q à 1, état
qui ne change pas même quand S revient
à 0 (mise à 1 de la mémoire).

3.S = 0, R = 1 ; cette condition a
toujours pour effet de mettre Q à 0;
état qui ne change pas même quand
C revient à 0 (mise à 0 de la
mémoire).
4. S = R = 1 ; cette condition est

équivalente à vouloir mettre la mémoire
à 1 et à 0 en même temps et produit
Q = Ǭ = 0.
L'élément de mémoire en NI fonctionne
en tous points comme la mémoire en
NON-ET, à l'exception des entrées S et R
qui, maintenant, sont vraies au niveau
HAUT plutôt qu'au niveau BAS, et de
l'état normal de repos qui est S = R = 0.
Q sera mis à 1 par une impulsion de
niveau HAUT appliquée sur S et sera mis
à 0 par une impulsion, toujours de niveau
HAUT, sur R. Préparé par: Pr. Chadi NADER –
Signal d'horloge
Les circuits numériques peuvent fonctionner de façon soit synchrone ou
asynchrone. Dans les systèmes asynchrones, la sortie des circuits
logiques peut changer d'état à tout moment quand une ou plusieurs
entrées changent. Un système asynchrone est difficile à concevoir
et à dépanner.
Par contre dans un système synchrone, le moment exact où la sortie
change d'état est commandé par un signal que l'on appelle couramment
signal d'horloge. Ce signal est généralement un train d'ondes
rectangulaires ou carrées.
Quand le signal d'horloge passe de 0 à 1, on parle du front montant
(transition positive); quand il passe de 1 à 0, on parle de front
descendant (transition négative). Dans la suite de ce cours, nous
utiliserons les abréviations FM et FD pour signifier front montant et front
descendant, respectivement.

Bascules synchrones
La synchronisation orchestrée par des signaux d'horloge est réalisée au
moyen de bascules synchrones qui ont été étudiées pour changer d'état
au moment de la transition associée à un front ou à l'autre du signal
d'horloge.
Les niveaux logiques des entrées de commande dictent le changement
qui doit paraître à la sortie de la bascule, tandis que le signal d'horloge
déclenche ce changement au moment où arrive un des fronts.

Temps de stabilisation et temps de maintien
Deux exigences de synchronisation doivent être respectées pour qu'une
bascule synchrone réponde correctement à ses entrées de commande
lorsqu' arrive le front déclencheur de CLK. Ces exigences sont
représentées sous forme graphique sur la figure ci-dessous pour une
bascule déclenchée par un FM.
Le temps de stabilisation, ts, (setup time en anglais)est l'intervalle

qui précède immédiatement le front déclencheur du signal d'horloge,
pendant lequel l'entrée synchrone doit être gardée au niveau approprié.
Les fabricants de CI spécifient généralement la durée de stabilisation
minimale admissible. Si on ne respecte pas ce temps, il n'est pas
garanti que la bascule répondra correctement à l'arrivée du front.
Le temps de maintien,
th, (th hold time en
anglais) est l'intervalle
qui suit immédiatement
le front déclencheur du
signal d'horloge pendant
lequel l'entrée synchrone
doit être gardée au
niveau approprié.
Les fabricants de CI spécifient généralement le temps minimal

acceptable. Si on ne respecte pas ce temps, la bascule ne sera pas
déclenchée correctement.

D'après ce qui vient d'être dit, on voit que l'entrée de commande doit
rester stable (inchangée) pendant une durée égale à la somme
du temps ts, qui précède le front déclencheur, et du temps tm,
qui suit ce même front.
Les bascules de CI ont des temps ts et tm de l'ordre des nanosecondes.

Ainsi le temps de stabilisation est souvent compris entre 5 et 50 ns,
alors que le temps de maintien va de 0 à 10 ns. Notons que ces temps
sont mesurés à 50 pour cent de la hauteur (mi-hauteur) des fronts.
Il est très important de respecter ces conditions de synchronisation dans

les systèmes synchrones, parce qu'il arrive souvent que les entrées
synchrones changent presque au même instant que l'entrée CLK.

Bascule S-R synchrone

Circuits internes d'une bascule S-R déclenchée par un signal d'horloge
On retrouve dans un tel circuit les trois sections suivantes :
1. Une bascule en NON-ET formée par les portes NON-ET 3 et 4.

2. Un circuit d'aiguillage de l'impulsion constitué par les portes NON-ET
1 et 2.
3. Un circuit détecteur de front.

Circuits internes d'une bascule S-R déclenchée par un signal d'horloge
Le circuit détecteur de front génère une impulsion montante étroite

(CLK*) qui se produit en coïncidence avec le front actif de l'impulsion
d'horloge CLK. Le circuit d'aiguillage de l'impulsion « dirige » la pointe
de tension sur l'entrée S2 ou l'entrée R2 selon les valeurs présentes sur
les bornes S1 et R1.
Par exemple, quand S1 = 1 et R1 = 0, le signal CLK* est inversé et

franchit la porte NON-ET 1 pour produire une impulsion BASSE sur
l'entrée S2 de façon à mettre l'élément de mémoire à Q = 1.
Quand S1 = 0 et R1 = 1, le signal CLK* est aussi inversé et franchit la

porte NON-ET 2 pour venir appliquer une impulsion BASSE sur l'entrée
R2 et mettre l'élément de mémoire à Q = 0.

Circuits détecteurs de fronts
La figure (a) montre comment le signal CLK* est produit dans le cas
des bascules déclenchées par le front montant d'un signal d'horloge.
L'inverseur introduit un retard de quelques nanosecondes de sorte que
les fronts de CLK ont lieu légèrement plus tard que ceux de CLK. La
porte ET génère une pointe de tension de sortie qui est à 1 pendant
seulement quelques nanosecondes, soit pendant le temps où CLK et /
CLK sont tous les deux au niveau HAUT. Le résultat est une impulsion
étroite sur CLK* qui apparaît au moment du front montant de CLK. Le
montage de la figure (b), de la même façon, produit CLK* au moment
du front descendant de l'horloge; on l'utilise pour le déclenchement des
bascules commandées par un front descendant.
Bascule J-K synchrone

1. Au départ, toutes les entrées sont à 0 et, par hypothèse, la

sortie Q est à 1.
2. Quand arrive le front montant de la première impulsion
d'horloge (point a) J = 0 et K = 1. Dans cette condition, la bascule est
mise à 0.
3. Quand arrive la deuxième impulsion J = 1 et K = 1 (point c), de
sorte qu'au moment de la transition montante, la bascule passe à l'état
opposé, soit Q = I .
4. Au point e de la forme de l'onde d'horloge, J et K sont tous les
deux à 0 et la bascule reste dans le même état pendant cette transition.
5. Au point g, J = 1 et K = 0. Nous reconnaissons là la condition
qui met à 1 la bascule. Toutefois, comme elle est déjà à 1 , son état
demeure inchangé.
6. Au point i, J = K = 1, ce qui fait passer la bascule dans son état
opposé. La même chose se produit au point k.

bascule J-K déclenchée sur front descendant
La bascule J-K est plus polyvalente que la bascule S-R du fait

qu'elle ne possède pas d'état ambigu. La condition J = K = 1 qui
donne lieu au basculement de l'état de sortie est exploitée
intensivement dans tous les types de compteurs binaires.

Circuits internes d'une bascule J-K synchrone
Circuits internes d'une bascule J-K déclenchée par un

signal d'horloge
Circuits internes d'une bascule J-K synchrone
supposons qu'à l'arrivée de l'impulsion CLK, J = K = 1 et Q = 0. Avec

Q = 0, Ǭ= 1, la porte NON-ET 1 dirige CLK* (inversée) sur l'entrée S
de la bascule en NON-ET pour donner Q = 1. Si nous présumons que Q
est au niveau HAUT quand arrive une impulsion d'horloge, la porte
NON-ET 2 dirige CLK* (inversée) sur l'entrée C de la mémoire pour
donner Q = 0. Ainsi, Q se retrouve toujours dans l'état opposé à l'état
précédent.
Pour que le basculement se produise comme nous venons de le décrire,

il faut que l'impulsion CLK* soit très étroite. Elle doit retourner à 0 avant
que les sorties Q et Ǭ basculent; sans cela, l'impulsion CLK* et les
nouvelles valeurs Q et Ǭ feront basculer de nouveau le circuit.
Application: Verifier la table de

vérité de la bascule JK

Bascule D synchrone

Bascule D synchrone
Le fonctionnement de la bascule D est très simple : Q prend l'état de

l'entrée D à l'instant du front montant de CLK. Autrement dit, le niveau
actuellement sur D se retrouvera mémorisé dans la bascule à l'instant
du front montant.
Une bascule D déclenchée par un front descendant fonctionne

exactement comme on vient de le décrire, à la seule exception que le
passage de la valeur de D sur Q survient aux moments des fronts
descendants de CLK. Le symbole d'une bascule déclenchée par un front
descendant contient un petit rond sur l'entrée d'horloge CLK.
Application: Montrer que la réalisation

d'une bascule D à l'aide d'une bascule J-K
est possible

Transfert de données en parallèle
Les sorties logiques X, Y
et Z ,doivent être passées
aux bornes Q1, Q2 et Q3
en vue de leur stockage.
En utilisant des bascules
D, les niveaux appliqués à
X, Y et Z sont reportés
respectivement sur Q1, Q2
et Q3 quand une
impulsion de transfert est
appliquée aux entrées
CLK. Les bascules
mémorisent ces valeurs
pour un traitement
ultérieur. On a montré là
un exemple de transfert
en parallèle de données
binaires, car X, Y et Z ont
été passés simultanément
aux bascules. Préparé par: Pr. Chadi NADER –
Élément de mémoire D (ou D latch)
L'élément de mémoire D déclenchée par un signal d'horloge possède un

circuit détecteur de front qui garantit que la sortie prend la valeur de
l'entrée D seulement quand se produit la transition de déclenchement du
signal d'horloge. Si ce détecteur est enlevé, on obtient un circuit qui
fonctionne assez différemment. Ce circuit est appelé élément de
mémoire D ou bascule D-latch ou bascule D à verrouillage => ce
n'est pas une bascule synchrone. Préparé par: Pr. Chadi NADER –
Le fonctionnement de l'élément de mémoire D est décrit ci-après:
1. Quand VAD est au niveau HAUT, l'entrée D produit un niveau BAS

sur l'entrée S ou l'entrée C de l'élément de mémoire NON-ET afin de
reporter sur Q le même niveau se trouvant sur D. Si D change
pendant que VAD est HAUT, Q suit fidèlement les changements.
Autrement dit, quand VAD = 1, la sortie Q a la même forme d'onde
que D; dans ce mode, on dit que l'élément de mémoire D est
"transparent".
2. Quand VAD passe au niveau BAS, l'entrée D est empêchée d'influer

sur l'élément de mémoire NON-ET, étant donné que les sorties des deux
portes d'aiguillage sont forcées à la valeur 1. Pour cela, Q et Ǭ
demeurent au niveau qu'ils avaient jusqu'avant que VAD passe au
niveau BAS. En d'autres mots, les sorties sont « verrouillées » sur leur
niveau actuel et ne peuvent changer tant que VAD reste au niveau BAS,
même si D change.

Exemple Déterminez la forme d'onde de Q d'un élément de mémoire

D pour les entrées VAD et D illustrées à la figure suivante.
On suppose Q = 0 initialement.

Entrées asynchrones
La majeure partie des bascules synchrones possèdent en plus des

entrées asynchrones qui agissent indépendamment des
entrées synchrones et du signal d'horloge. On a recours à de
telles entrées pour forcer en tout temps la remise à 1 ou à 0 de la
bascule, quelles que soient les conditions des entrées. Une autre façon
de présenter ces entrées est de dire que ce sont des entrées
prioritaires, qui imposent un état à la bascule malgré les commandes
lancées par les autres entrées.

La figure 30 illustre une bascule J-K munie de deux entrées

asynchrones désignées RAU (REMISE À UN) et RAZ (REMISE À ZÉRO).
Ce sont des entrées vraies au niveau BAS, comme on peut le déduire
par les petits ronds associés à ces entrées. La table à droite de ce
symbole résume la réaction de la sortie de la bascule. Examinons ces
différents cas :
• RAU = RAZ = 1: Les deux entrées asynchrones sont inactives et la
bascule est libre de répondre aux commandes des entrées J, K et CLK;
autrement dit, la réponse est la même que celle d'une bascule
synchrone.
• RAU = 0; RAZ = 1: La borne RAU est vraie et Q est immédiatement
mis à 1 quelles que soient les valeurs présentes aux entrées J, K et
CLK. L'entrée CLK ne peut affecter la bascule quand RAU = 0.
• RAU = 1; RAZ = 0: La borne RAZ est vraie et Q est immédiatement
mis à 0 indépendamment des valeurs qu'on peut trouver sur J, K et
CLK. L'entrée CLK ne peut affecter la bascule quand RAZ = 0.
• RAU = RAZ = 0: Cette condition est indésirable puisqu'elle donne lieu
à une réponse ambiguë.

Les entrées asynchrones peuvent servir à maintenir la bascule dans un

certain état pendant un intervalle précis. Le plus souvent, toutefois,
on applique momentanément à ces entrées une impulsion pour
initialiser la bascule.
De nombreuses bascules synchrones fabriquées sous forme de circuits
intégrés possèdent les deux entrées asynchrones; d'autres n'ont que
l'entrée RAZ.
Certaines bascules ont des entrées asynchrones qui sont vraies au
niveau HAUT plutôt qu'au niveau BAS. Dans le cas de ces dernières, leur
symbole est dépourvu des petits ronds devant les entrées synchrones.
Désignation des entrées asynchrones
Dans leurs fiches techniques, les fabricants de CI emploient différentes
désignations pour les entrées asynchrones.

Considérations sur la synchronisation des bascules

Ce sont des temps qu'il faut respecter pour obtenir un déclenchement
fiable de la bascule. La fiche technique du fabricant de CI indique
toujours les valeurs minimales de ts et tm.

Le temps de stabilisation est le temps minimal pendant lequel la

donnée présente sur l'entrée doit rester stable avant le front actif du
signal d'horloge pour que celle-ci soit reconnue. Si ce temps n'est pas
respecté, la donnée ne sera pas prise en compte par le circuit.

Le temps de maintien est le temps minimal pendant lequel la donnée

présente sur l'entrée doit rester stable après le front actif de l'horloge
pour que cette donnée soit reconnue

Retards de propagation
Ces retards sont mesurés entre les points à mi-hauteur (50 %) des
formes d'ondes d'entrée et de sortie. Les mêmes genres de retards se
produisent en réponse à des signaux placés sur les entrées asynchrones
(RAU et RAZ). Sur les fiches techniques des fabricants, on trouve
généralement les retards de propagation affectant la réponse à toutes
les entrées, ainsi que les valeurs maximales de tPLH et tPHL.
Les valeurs de
tPLH et tPHL ne
sont pas
nécessairement
égales.
Fréquence de synchronisation maximale, fMAX

Il s'agit ici de la fréquence la plus haute que peut avoir le signal
d'horloge et qui assure encore un déclenchement fiable de la bascule.
Durée à 1 et durée à 0 du signal d'horloge
Le fabricant spécifie également, d'une part, la durée minimale pendant
laquelle le signal d'horloge doit demeurer à 0 avant de passer à 1,
durée souvent appelée tw(L), et d'autre part, la durée minimale
pendant laquelle le signal d'horloge doit demeurer à 1 avant de revenir
à 0, durée souvent appelée tw(H).
Pour que les déclenchements se fassent de façon fiable, il faut toujours

respecter ces durées minimales (ces durées sont mesurées aux points
de demi-hauteur des fronts du signal).
Largeur de l'impulsion asynchrone au niveau vrai

Le fabricant inclut aussi dans sa fiche
technique la durée minimale pendant
laquelle il faut garder une entrée RAU
ou RAZ dans son état vrai pour
vraiment forcer à 1 ou à 0 la bascule.
Temps de transition du signal d'horloge
Pour obtenir un déclenchement fiable, il faut que les temps de transition
(temps de montée et temps de descente) de la forme d'onde du signal
d'horloge soient très courts. Des temps de transition trop longs peuvent
être la cause de bascules qui se déclenchent n'importe quand, voire pas
du tout. Habituellement, les fabricants ne précisent pas un temps de
transition maximal pour chaque bascule CI. Ils donnent plutôt une
exigence de nature générale pour tous les CI d'une certaine famille. Par
exemple, les temps de transition maximum sont habituellement 50 ns
pour les dispositifs TTL et 200 ns pour les CMOS. Ces exigences varient
légèrement d'un fabricant à l'autre et entre les diverses sous-familles
des grandes familles logiques TTL et CMOS.
CI réels
À titre d'illustration de ces divers temps, voyons ces paramètres pour

quelques bascules intégrées réelles, notamment pour les boîtiers :
Ø 7474 deux bascules D déclenchées par un signal d'horloge

(famille TTL).
Ø 74LS112 deux bascules J-K déclenchées par un signal d'horloge
(famille TTL).
Ø 4013B deux bascules D déclenchées par un signal d'horloge (famille
OS).
Ø 74HC112 deux bascules J-K déclenchées par un signal d'horloge
(famille CMOS).

L'examen de ce tableau nous amène à faire les constatations suivantes:

1. Toutes les bascules ont des temps de maintien très petits, ce qui
est caractéristique de la plupart des bascules modernes déclenchées par
un signal d'horloge.
2. La série 74HC des dispositifs CMOS a des paramètres de
synchronisation qui se comparent à ceux des dispositifs TTL. Par contre,
la série 4000 est beaucoup plus lente que la série 74HC.

Exemple
Déterminez :
a) le temps nécessaire pour que Q passe à 1 quand arrive un FM à

l'entrée CLK d'un 7474 (on suppose Q = 0).
b) l'impulsion la plus étroite que l'on peut appliquer à une entrée RAZ
d'une bascule 74LS112 tout en étant certain que Q est bien mis à
zéro.
c) la bascule de ce tableau dont les entrées de commande doivent rester

stables après la transition vraie du signal d'horloge.
d) pour quelles bascules les entrées de commande doivent être stables

un minimum de temps avant le front actif de l'horloge?

Solution - exemple
a) Le FM fait passer Q de 0 à 1. Le retard entre CLK et Q est d'après le

tableau tPLH =25 ns pour le 7474.
b) Pour le 74LS112, l'impulsion la plus étroite applicable à l'entrée RAZ
est tW(L) = 15 ns.
d) La seule bascule du tableau dont le temps de maintien est non nul
est dans le boîtier 7474.
e) Toutes les bascules ont, dans leur fiche technique, un temps de
stabilisation non nul.

Problème de synchronisation possible dans les circuits à bascules
Supposons qu'au départ Q1 = 1

et Q2 = 0. C'est ainsi que la
bascule Q1 a J1 = K1 = 1 et Q2 a
J2 = Q1 = 1, K2 = 0 avant le
front descendant de l'horloge. À
l'instant de ce front, Q1 bascule
vers son état BAS, mais n'est
pas vraiment à 0 avant le délai
de propagation tpHL. Le même
front descendant commande
également le passage de Q2
dans l'état HAUT à la condition
que tpHL soit plus grand que le
paramètre du temps de
maintien, tM. Si cette condition
n'est pas satisfaite, la réponse
de Q2 est imprévisible.

Problème de synchronisation possible dans les circuits à bascules
À moins d'indication contraire, dans tous les circuits à bascules

présentés dans ce cours, nous supposons que le temps de maintien
de la bascule est suffisamment court pour qu'elle réagisse
correctement en suivant la règle que voici:
La sortie d'une bascule passe dans l'état imposé par les

niveaux logiques actifs sur ses entrées de commande
synchrones juste avant la transition active du signal
d'horloge.
Si on applique cette règle à la figure précédente, on voit que Q2

passe à l'état imposé par la condition J2 = 1, K2 = 0 existant juste
avant l'arrivée du front descendant de l'horloge. Le fait que J2 change
en réponse au passage du même front n'a aucun effet.

Applications des bascules
Problème des impulsions partielles

Applications des bascules
Solution pour éliminer les impulsions partielles

Transfert de données en parallèle

Detection d’une sequence d’entrée

Stockage et transfert de données

Transfert asynchrone

Transfert en série : registres à décalage

Transfert registre à registre en série
Transfert en série de l'information du registre X dans le

registre Y Préparé par: Pr. Chadi NADER –
Division de la fréquence et comptage

Division de la fréquence
chaque bascule a ses entrées J et K au niveau 1 ; on sait que dans cette

condition, la sortie de la bascule change d'état à chaque fois que
l'impulsion d'horloge passe du niveau HAUT au niveau BAS. Le train
d'impulsions d'horloge est appliqué seulement à l'entrée CLK de la
bascule X0. La sortie de cette dernière bascule est amenée à l'entrée
CLK de la bascule X, dont la sortie est elle-même amenée à l'entrée CLK
de la bascule X2. La figure 47 b) montre de quelle façon changent les
sorties des bascules à mesure que sont appliquées les impulsions :
La bascule X0 passe à l'état opposé à l'arrivée du front descendant de
chaque impulsion d'horloge. Aussi l'onde de sortie de X0 a une
fréquence exactement deux fois plus petite que celle du signal
d'horloge.
La bascule X1 passe à l'état opposé chaque fois que la sortie Xo effectue

la transition de HAUT à BAS. L'onde de sortie de X1 a donc une
fréquence exactement égale à la moitié de celle de X0, donc exactement
égale au quart de la fréquence d'horloge.

Division de la fréquence
La bascule X2 passe à l'état opposé chaque fois que X1 effectue la

transition de HAUT à BAS. L'onde de sortie de X2 a une fréquence égale
à la moitié de celle de X1, donc égale au 1/8ème de la fréquence
d'horloge.
Chaque sortie de bascule est une onde carrée (onde ayant un facteur
de forme de 50 %).
Comme nous venons de le décrire, chaque bascule divise par deux la
fréquence du signal qui alimente son entrée CLK. Donc, si on avait
ajouté une quatrième bascule aux trois premières, la fréquence de la
sortie finale aurait été 1/16e de la fréquence d'horloge; et ainsi de suite
pour une cinquième, une sixième... bascule. On peut avec un circuit de
ce genre diviser la fréquence initiale par n'importe quelle puissance de
2. Plus précisément, avec N bascules, on obtient un signal de sortie
dont la fréquence est égale à 1/2N de la fréquence d'entrée.

Graphe de transition des états
Une autre façon de visualiser le changement des états des bascules

après chaque application d'un signal d'horloge est d'utiliser un graphe
de transition des états comme celui de la figure ci-contre. Chaque cercle
représente un état possible, soit l'état indiqué par le nombre binaire
intérieur.

Application au micro-ordinateur

Application au micro-ordinateur
La figure précédente représente un microprocesseur (MP) dont les
sorties servent à transférer des données binaires vers un registre X,
constitué de quatre bascules D désignées X3, X2, X1 et X0. Un groupe de
sorties du MP sert pour le code d'adresse et comprend les huit sorties
A15, A14, A13, A12, A11, A10, A9, A8. Dans la plupart des MP, il y a au
minimum 16 sorties d'adresse disponibles, qui ne sont, cependant, pas
toutes utilisées simultanément. Un second groupe de sorties du
microprocesseur comprend quatre lignes de données D3, D2, D1, D0.
Une des instructions possibles du MP est celle qui lui commande de
transférer un nombre binaire contenu dans un registre du MP vers un
registre extérieur X. Les étapes de l'exécution de cette instruction dans
le MP sont:
1. Placer le nombre binaire sur les sorties de donnée D3 à Do.
2. Placer le code d'adresse qui sélectionne le registre X, auquel est
destiné la donnée, sur les lignes d'adresse A15 à A8.
3. Après la stabilisation des sorties de donnée et d'adresse, le MP
génère l'impulsion d'horloge CP qui 'active le registre et complète le
transfert de la donnée dans X.

Dispositifs à bascules de Schmitt
Si les temps de transition sont trop longs en entrée, la sortie d'un

élément logique standard peut osciller ou changer de façon erratique;

Un élément logique ayant une entrée traitée par une bascule de Schmitt
a une sortie dont les transitions sont rapides et bien franches.
On constate que la sortie ne passe pas de la valeur HAUTE à la valeur

BASSE avant que l'entrée n'ait dépassé la tension seuil de montée VT.
Une fois que la sortie est au niveau BAS, elle le demeure même si
l'entrée revient sous la tension seuil VT+, (c'est ici qu'intervient la
mémorisation); la sortie ne revient au niveau HAUT que si le signal
d'entrée passe sous la tension seuil de descente VT-. Les valeurs de ces
deux tensions sont fonctions de la famille logique, mais VT-, sera
toujours inférieure à VT+

Bascule type maître esclave
Bascule D de type maître esclave.

L’idée est de cascader deux bistables qui vont fonctionner en
conjonction. Pour ce faire, les deux bistables partagent le signal de
commande H, à cette différence que la seconde (appelée esclave) reçoit
l’inverse du signal H.

Q
.
Bascule type maître esclave
En réalité, une bascule maître-esclave est formée de deux bascules: une bascule maître et
une bascule esclave. Au moment du front montant de l'horloge, les niveaux sur les
entrées de commande (D, J, K) ont pour rôle de déterminer la sortie de la bascule maître.
Quand le signal CLK passe au niveau BAS, l'état de la bascule maître est transféré à la
bascule esclave, dont les sorties sont Q et Ǭ.
Bascule D de type maître esclave

Table des transitions
Bascule D
Qn+1= Dn ⇒ Dn = Qn+1
Bascule JK
Qn Qn+1 J K
0 0 0 X
0 1 1 X
1 0 X 1
1 1 X 0

Monostable nonredéclenchable

Monostable redéclenchable

Fonctionnement d’un circuit monostable

Application

Minuterie 555

Minuterie 555

Minuterie 555

Fonctionnement Astable

Exercice d’application

Exercice d’application
0.5 ms
1 2 3 4 5 6 7 8 9 10 11
CLK 12 t
Z t
Y t
X t
A t
B t
W t


Chapitre 0 - RD

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Chapitre 0 - RD

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Electronique numérique

Préparé par: Pr. Chadi NADER –

Applications aux bascules : Structures

Préparé par: Pr. Chadi NADER –

La section combinatoire est alimentée par des signaux d'entrée externes

Les élément de mémorisation de

Ils sont les éléments de construction

Préparé par: Pr. Chadi NADER –

La sortie Q a reçu le nom de sortie normale de la bascule, tandis que

Les entrées S et R se trouvent normalement toutes les deux au niveau

Une des possibilités est illustrée à la figure (a) où Q = 0, Ǭ = 1. Quand

Quand S = 1 et R = 1, il y a donc deux états stables.

II est possible de résumer en affirmant que l'application d'une impulsion

On dit que cette opération met le bistable à 1. L'état Q = 1 est appelé

Préparé par: Pr. Chadi NADER –

Voyons maintenant ce qui se produit quand l'entrée R est modifiée par

La figure (a) montre ce qui se passe quand Q = 0 et Ǭ = 1 avant

Préparé par: Pr. Chadi NADER –

La figure (b) montre le cas où Q = 1 à l'arrivée de l'impulsion sur C.

la condition S = R = 0 est supposée ne jamais se produire dans un élément

Préparé par: Pr. Chadi NADER –

1. S = R = 1; cette condition correspond à l'état normal de

D'après la description de la mémoire en

C'est la raison pour laquelle le circuit de l'élément de mémoire en NON-ET est

Préparé par: Pr. Chadi NADER –

Supposons que l'interrupteur soit au début en position 1, de sorte que

De même, quand l'interrupteur passe de la position 2 à la position 1,

L'insertion de ce bistable fait en sorte que Q effectue une seule transition

Un tel montage, est analogue à celui d'une mémoire en NON-ET, sauf

Préparé par: Pr. Chadi NADER –

4. S = R = 1 ; cette condition est

Préparé par: Pr. Chadi NADER –

Préparé par: Pr. Chadi NADER –

Le temps de stabilisation, ts, (setup time en anglais)est l'intervalle

Les fabricants de CI spécifient généralement le temps minimal

Préparé par: Pr. Chadi NADER –

Les bascules de CI ont des temps ts et tm de l'ordre des nanosecondes.

Il est très important de respecter ces conditions de synchronisation dans

Préparé par: Pr. Chadi NADER –

Préparé par: Pr. Chadi NADER –

On retrouve dans un tel circuit les trois sections suivantes :

1. Une bascule en NON-ET formée par les portes NON-ET 3 et 4.

Préparé par: Pr. Chadi NADER –

Le circuit détecteur de front génère une impulsion montante étroite

Par exemple, quand S1 = 1 et R1 = 0, le signal CLK* est inversé et

Quand S1 = 0 et R1 = 1, le signal CLK* est aussi inversé et franchit la

Préparé par: Pr. Chadi NADER –

Préparé par: Pr. Chadi NADER –

1. Au départ, toutes les entrées sont à 0 et, par hypothèse, la

Préparé par: Pr. Chadi NADER –

bascule J-K déclenchée sur front descendant

La bascule J-K est plus polyvalente que la bascule S-R du fait

Préparé par: Pr. Chadi NADER –

Circuits internes d'une bascule J-K déclenchée par un

supposons qu'à l'arrivée de l'impulsion CLK, J = K = 1 et Q = 0. Avec

Pour que le basculement se produise comme nous venons de le décrire,

Application: Verifier la table de

Préparé par: Pr. Chadi NADER –

Préparé par: Pr. Chadi NADER –

Le fonctionnement de la bascule D est très simple : Q prend l'état de

Une bascule D déclenchée par un front descendant fonctionne

Application: Montrer que la réalisation

Préparé par: Pr. Chadi NADER –