JAOUHARI Mouad

MACHINE A ETATS FINIS

1. Conception de l’architecture:
Question 1: Complétez les chronogrammes:

Question 2 : Etablir un graphe d’états permettant de décrire le comportement :

a
00

c b
10 01

d
11

⚠ NB : Les états a=’00’ et b=’11’ représentent les mêmes sorties mais ils se diffèrent en leurs priorité
(Cas de D1=1 et D2=1 simultanément) où l’état a donne la priorité à l’état b et d donne la priorité à c.
 Question 3 : Faire la synthèse logique de l’automate à l’aide des opérateurs logiques élémentaires :

A partir du graphe d’états on réalise le tableau de vérité des états futurs et des sorties

Etats Présents Entrées Etats Futurs Sorties

Q2 Q1 D2 D1 Q2+ Q1+ P2 P1
0 0 0 0 0 0 0 0
Etat a

0 0 0 1 0 1 0 0
0 0 1 0 1 0 0 0
0 0 1 1 0 1 0 0
0 1 0 0 1 1 0 1
Etat b

0 1 0 1 0 1 0 1
0 1 1 0 1 0 0 1
0 1 1 1 0 1 0 1
1 0 0 0 0 0 1 0
Etat c

1 0 0 1 0 1 1 0
1 0 1 0 1 0 1 0
1 0 1 1 1 0 1 0
1 1 0 0 1 1 0 0
Etat d

1 1 0 1 0 1 0 0
1 1 1 0 1 0 0 0
1 1 1 1 1 0 0 0

A partir du la table de vérité on établit le tableau de Karnaugh afin de déterminer les expressions logiques
de Q1p, Q2p, P1, P2 en fonction de Q1, Q2, D1, D2

D2 D1 D2 D1
Q2p Q1p
00 01 11 10 00 01 11 10
00 0 0 0 1 00 0 1 1 0
Q2 Q1
Q2 Q1

01 1 0 0 1 01 1 1 1 0
11 1 0 1 1 11 1 1 0 0
10 0 0 1 1 10 0 1 0 0
 D2 D1 D2 D1
P1 P2
00 01 11 10 00 01 11 10
00 0 0 0 0 00 0 0 0 0

Q2 Q1
Q2 Q1

01 1 1 1 1 01 0 0 0 0
11 0 0 0 0 11 0 0 0 0
10 0 0 0 0 10 1 1 1 1

Question 4 : Donnez la description VHDL de cette machine d’états. Vous utiliserez pour cela une description
comportementale avec 3 process VHDL :
2. Implémentation :
o Décrivez, simulez et synthétiser la machine d’état obtenue à la Question 4 :

On écrit un test bench qui nous permet de tester d’une part l’architecture de notre FSM et d’une autre part,
vérifier les chronogrammes Question 1 :