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Microcontrôleurs
Chapitre 2:
PIC 18 : Caractéristiques et architecture interne
ISET Sousse
2022-2023
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• Avantages :
▪ Encombrement réduit
▪ Circuit imprimé peu complexe
▪ Faible consommation
▪ Coût réduit.
➢ Inconvénient :
▪ Système de développement onéreux
▪ Programmation nécessitant un matériel adapté.
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• Architecture Harvard
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• L’horloge fournie au PIC est prédivisée par 4 au niveau de celui-ci. C’est cette base de
temps qui donne la durée d’un cycle. Si on utilise par exemple un quartz de 4MHz , on
obtient donc 1 000 000 de cycles/seconde, or, comme le PIC exécute pratiquement 1
instruction par cycle, hormis les sauts, cela vous donne une puissance de l’ordre de
1MIPS (1 Million d’Instructions Par Seconde).
• les PIC peuvent monter à plusieurs dizaines de MHz, selon la famille et le type. C’est
donc une vitesse de traitement plus qu’honorable.
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• La famille des PIC 8 bits (qui manipulent des données 8 bits en une seule opération)
était subdivisée au moment d’écrire ce texte en 3 grandes familles :
➢ La famille Base-Line, qui utilise des mots d’instructions (de 12 bits pour certains
PIC (12C508), de 14 pour d’autres (12F675),
➢ La famille Mid-Range, qui utilise des mots d’instruction de 14 bits (et dont font
partie les 16F84 et 16F876).
Identification:
PIC18 F 4520 - 40
Familles 10,12
16, 17 ou 18
Fréquence
Type de mémoires et maximale
Familles à 2 ,3
d’Alimentation
Ou 4 chiffres
▪ F Flash 4,5 à 6 V
▪C EEPROM ou EPROM à 4,5 à 6 V
▪CR ROM 4,5 à 6 V
▪LF Flash 2 à 6 V Exemple
▪LC EEPROM ou EPROM 2,5 à 6 V ▪ PIC 12 C 508 – 01
▪ LCR ROM 2,5 6 V ▪ PIC16F 84 - 04
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Caractéristique de la CPU
• CPU à architecture RISC (8 bits)
• Adressage de la mémoire de programme sur 21 bits (32 KOctets de mémoire flash
intégré).
• Adressage de la mémoire de données sur 12 bits (SRAM de 1536 Octets intégré).
• EEPROM de données de 256 Octets.
• Interruptions à 2 niveaux de priorité.
• Pile de 31 niveaux.
• Vitesse d’exécution jusqu’à 10MIPS.
• Instructions codées sur 16bits.
• Multiplieur 8x8 bits.
• Chien de garde (WatchDog).
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• Tous les registres sont implantés dans la mémoire de données. Celle-ci est organisée en
octets, par conséquent, tous les registres sont de huit bits. Quelques registres sont
concaténés pour former des registres 16 bits ou plus.
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❖ Les 4 bits du registre FOSC <3:0> permettent la sélection de l’un des modes
d’horloges.
➢ LP : faible consommation (32Khz)
➢ XT : Quartz/Résonateur (1 à 4Mhz)
➢ HS : Haute Vitesse, Quartz/Résonateur (4 à 25Mhz)
➢ HSPLL : Haute Vitesse, Quartz/Résonateur avec PLL (Multiplication de fréquence
par 4). Dans ce cas la fréquence du quartz ne doit pas dépasser 10 Mhz.
➢ RC : Circuit RC externe, FOSC/4 est fournie sur la broche RA6
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❖ Les 4 bits du registre FOSC <3:0> permettent la sélection de l’un des modes d’horloges.
➢ RCIO : Circuit RC externe, la broche OSC2/RA6 peut être utilisée en I/O
➢ INTIO1 : Oscillateur interne, FOSC/4 est fournie sur la broche RA6 et RA7 peut être
utilisée en I/O
➢ INTIO2 : Oscillateur interne, les broches RA6 et RA7 peuvent être utilisées en I/O
➢ EC : Horloge externe appliquée à l’entrée OSC1/RA7, FOSC/4 est fournie sur la
broche OSC2/RA6
➢ ECIO : Horloge externe appliquée à l’entrée OSC1, la broche OSC2/RA6 peut être
utilisée en I/O
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5. Une RESET par la détection d’une chute de la tension d’alimentation BOR (Brown
Out Reset)
6. Une RESET logicielle, suite à l’exécution de l’instruction RESET.
7. Une RESET suite à une opération d’empilement alors que la pile est pleine.
8. Une RESET suite à une opération de dépilement alors que la pile est vide.
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❑ EEPROM de données
PIC18F4520 256 octets
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