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  • Description Synthétiseur en Langage VHDL D'un Circuit Intégré Qui Calcule Le Log2

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    Mouhcine Zianee
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    sur 9

    Royaume de Maroc

    Université Hassan Premier Settat


    Faculté des Sciences et Techniques de Settat

    Master :Automatique Traitement de Signal Informatique Industriel


    Module : implementation avancé sur FPGA et DSP

    Description synthétiseur en langage VHDL


    d'un circuit intégré qui calcule le Log2

    Présentée par : Ezzitouni jarmouni Encadrée par : Mr.H elbahri


    Halim mostafa
    Mohammed vall mine
    A.U:2017/2018
    Plan

     Introduction
     Algorithme de Log2
     Principe de décalage a gauche
     Résultat de Décalage a gauche
     Simulation de code générale
     Conclusion
    Algorithme de Log2
    Algorithme de Log2
    Calcule de la partie entière
    Décalage a gauche
    Résultat de Décalage a gauche
    Résultat de simulation
    Merci pour votre
    attention

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