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Exercice de logique squentielle: registre dcalage

On se propose dtudier le circuit HEF40194B dont un extrait de la documentation est fourni en annexe (voir aussi dans le memotech).

Etude dun circuit ddi

1.1 Etude du circuit :


1. 2. 3. 4. 5. 6. Dterminer lentre et lvnement provoquant le dcalage. Dterminer lentre et lvnement provoquant la remise zro des sorties. Dterminer le rle de S0 et S1 (broches n9 et 10 respectivement). Dterminer le rle de DSR et DSL (broches n2 et 7 respectivement). Dterminer le rle de P0, P1, P2 et P3 (broches n3, 4, 5 et 6 respectivement). Pour utiliser ce circuit en registre dcalage vers la droite, entre srie sortie parallle, indiquer comment vous cbleriez le circuit (lister les entres et sorties utilises). 7. Pour utiliser ce circuit en registre dcalage vers la droite, entre parallle sortie srie, indiquer comment vous cbleriez le circuit (lister les entres et sorties utilises).

1.2 Application :
Pour le schma donn ci-dessous : 1. Dterminer le mode de fonctionnement des circuits U1 et U2. 2. Tracer les chronogrammes proposs.

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/RAZ 1 0 CLK 1 0 MODE 1 0 EP0 1 0 EP1 1 0 EP2 1 0 EP3 1 0 SI0 1 0 SI1 1 0 SI2 1 0 SI3/SS 1 0 SP0 1 0 SP1 1 0 SP2 1 0 SP3 1 0
0 2 4 6 8 10 12 14 16 18

t t t t t t t t t t t t t t

ms

3. Une fois les chronogrammes tracs, comparer les tats (mots de 4 bits) entre: - les entres EP0 EP3 pour t ]1,5 ; 2,5] ms et les sorties SP0 SP3 pour t ]5,5 ; 6,5]; - les entres EP0 EP3 pour t ]7,5 ; 8,5] ms et les sorties SP0 SP3 pour t ]11,5 ; 12,5] et - les entres EP0 EP3 pour t ]13,5 ; 14,5] ms et les sorties SP0 SP3 pour t ]17,5 ; 19,5]. 4. Combien de coups d'horloge sparent les intervalles proposs ci-dessus ? 5. Quelle information retrouve-t-on sur U1:12 (signal nomm SS) ? 6. Pour des mots de 8 bits, combien aurait-il fallu de coups d'horloge pour obtenir ce mme rsultat ? 7. Vous allez maintenant vrifier cette tude thorique par simulation. Noubliez pas de prciser Analog or Mixed A/D . Vous respecterez les temps proposs. Les signaux dentres seront gnrs laide des DigStim1 dans la librairie SOURCSTM . 8. Proposez une solution pour voir plus rapidement (sur le rsultat de la simulation) le fonctionnement du schma sans faire une analyse bit bit des diffrentes entres et sorties. 9. Expliquez ce qui se passe si lon supprime la connexion la masse sur U1:2. Faire une simulation pour le vrifier.
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Programmation dun registre dcalage sur GAL22V10

On veut raliser un registre dcalage gauche ou droite; la slection du sens se faisant suivant l'tat d'une variable d'entre. A l'aide des schmas ci-dessous dterminer l'quations des entres D pour raliser un tel registre (1 entre srie, 4 sorties // et une entre de slection). Ecrire le fichier ABEL en utilisant des quations (ex: Q.D=????). Le compiler et valider par simulation le bon fonctionnement. Registre dcalage droite
HI

D H

S C1 1D R

Q0

S C1 1D R

Q1

S C1 1D R

Q2

S C1 1D R

Q3

Rz

Registre dcalage gauche

HI

U8B U5B
H

U6B
Q0

U7B
Q1

S C1 1D R
74LS74A

S C1 1D R
74LS 74A

S C1 1D R
74LS 74A

Q2

S C1 1D R
74LS 74A

Q3

Rz D

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