Lectures Recommandées: Givone / Chapitre 5: 3.4 - Circuits Usuels Chapitre III - Circuits Combinatoires

ELE1300 - CIRCUITS LOGIQUES
Chapitre III – Circuits combinatoires 3.4 – Circuits usuels
Lectures recommandées : Givone / chapitre 5
Addition de deux bits A et B : cumulande et cumulateur

(demi-additionneur binaire)
S : somme R : retenue
A B R S
S = A⊕ B R = AB
0 0 0 0 A
S
0 1 0 1 B
1 0 0 1
1 1 1 0 R
Transparent 3.4.1
Chapitre III – Circuits combinatoires 3.4 – Circuits usuels (suite)
Addition de deux rn−1 r3 r2 r1

nombres binaires :
an −1 " a3 a2 a1 a0
+ bn −1 " b3 b2 b1 b0
rn sn −1 " s3 s2 s1 s0
an-1 bn-1 a2 b2 a1 b1 a0 b0
Additionneur
binaire rn-1 r3 r2 r1
complet r0 = 0
Σ Σ Σ Σ
rn sn-1 s2 s1 s0
Transparent 3.4.2
Additionneur binaire complet aibi

00 01 11 10
0 0 1 0 1
ri ai bi si ri +1 ri
1 1 0 1 0
0 0 0 0 0
0 0 1 1 0 si = ri ai bi + ri ai bi + ri ai bi + ri ai bi
0 1 0 1 0
0 1 1 0 1 aibi
1 0 0 1 0 00 01 11 10
1 0 1 0 1 0 0 0 1 0
ri
1 1 0 0 1 1 0 1 1 1
1 1 1 1 1
ri +1 = ri ai + ri bi + ai bi
Transparent 3.4.3
si = ri ai bi + ri ai bi + ri ai bi + ri ai bi
( ) (
= ri ai bi + ai bi + ri ai bi + ai bi )
= ri ( ai ⊕ bi ) + ri ( ai ⊕ bi ) = ri ⊕ ( ai ⊕ bi )
ri +1 = ri ai + ri bi + ai bi ou ri ai bi + ri ai bi + ai bi aibi
00 01 11 10
( )
= ri ai bi + ai bi + ai bi 0 0 0 1 0
ri
= ri ( ai ⊕ bi ) + ai bi 1 0 1 1 1
Transparent 3.4.4
ai
bi
si = ri ⊕ ( ai ⊕ bi )
ri
ri +1 = ri ( ai ⊕ bi ) + ai bi
Transparent 3.4.5
a0
b0 Inconvénient de l’additionneur itératif :
r0 s0
Délai de propagation des retenues
a1
Cet additionneur à 3 bits a un chemin critique (le plus
b1 long chemin de l’entrée à la sortie) de 7 portes.
s1
La longueur du chemin critique est proportionnel au
nombre de bits et le délai qu’il engendre peut
facilement devenir excessif pour des additionneurs de
large taille.
a2
b2
s2
Solution : Circuit d’anticipation de retenues
r
Transparent 3.4.6
Circuit d’anticipation des retenues

(« Carry Lookahead Network »)
ri +1 = ri pi + gi où pi = ai ⊕ bi (ou bien ai + bi ) et gi = ai bi
r1 = r0 p0 + g 0
r2 = r1 p1 + g1 = ( r0 p0 + g 0 ) p1 + g1 = r0 p0 p1 + g 0 p1 + g1
r3 = r2 p2 + g 2 = ( r0 p0 p1 + g 0 p1 + g1 ) p2 + g 2 = r0 p0 p1 p2 + g 0 p1 p2 + g1 p2 + g 2
rn = r0 p0 p1 p2 " pn −1 + g 0 p1 p2 " pn −1 + g1 p2 " pn −1 + g 2 p3 " pn −1 + "

" + g n − 4 pn −3 pn − 2 pn −1 + g n −3 pn − 2 pn −1 + g n − 2 pn −1 + g n −1
Transparent 3.4.7
Circuit d’anticipation des retenues pour un additionneur à 4 bits

(avec r0= 0)
r1
g0
p1 r2
g1
p2
g2
p3 r3
g3
Chemin de 2
portes
r4
Transparent 3.4.8
Additionneur à 4 bits avec anticipation de retenue - (Chemin critique de 4 portes)
a0 a1 a2 a3
b2 s0
b0 b1 b3
s1
s2
s3
g0 p1 g1 p2 g2 p3 g3
Circuit d’anticipation des retenues r4

r1 r2 r3 r4
Transparent 3.4.9
Arithmétique binaire : application du complément à deux
Réalisation de la soustraction [ an−1 an−2 " a2 a1 a0 ] − [bn−1bn−2 " b2 b1b0 ]
bn-1 b2 b1 b0
an-1 a2 a1 a0
rn-1 r3 r2 r1
r0 = 1
Σ Σ Σ Σ
rn sn-1 s2 s1 s0
Transparent 3.4.10
⎧0 , addition
Unité arithmétique binaire avec commande de l’opération c=⎨
⎩1 , soustraction
bn-1 b2 b1 b0
an-1 a2 a1 a0
rn-1 r3 r2 r1
Σ Σ Σ Σ r0
rn sn-1 s2 s1 s0
d
détection de débordement Transparent 3.4.11
Plusieurs circuits utilisés fréquemment peuvent être trouvés dans

des circuits intégrés MSI.
MSI : Medium Scale Integration. On intègre une fonction qui

est plus complexe que de simples portes logiques.
Une grande quantité de ces circuits et de portes logiques peuvent

également être intégrés pour produire un circuit ITGÉ.
Exemple : Microprocesseur
ITGÉ : Intégration à Très Grande Échelle

VLSI : Very Large Scale Integration
Transparent 3.4.12
Exemple de circuit disponible :
Circuit d’anticipation des retenues

74LS182
Transparent 3.4.13
Additionneur à 4 bits
74LS283
Transparent 3.4.14
Comparateur
an-1 a2 a1 a0 bn-1 b2 b1 b0
sE
COMPARATEUR sG
sP
⎧100 si [ an −1 an − 2 " a2 a1 a0 ] = [bn −1 bn − 2 " b2 b1 b0 ]

⎪
sE sG sP = ⎨010 si [ an −1 an − 2 " a2 a1 a0 ] > [bn −1 bn − 2 " b2 b1 b0 ]
⎪ 001 si a a " a a a < b b " b b b
⎩ [ n−1 n−2 2 1 0 ] [ n−1 n−2 2 1 0 ]
E (Égal) : A = B G (Grand) : A > B P (Petit), A < B

UN seul des trois bits peut être actif à la fois
Transparent 3.4.15
Comparateur : réalisation avec des comparateurs à un bit
a0 b0 ai bi an-1 bn-1
E0 E1 Ei Ei+1 En-1 En
sE
G0 COMPARATEUR G1 Gi COMPARATEUR Gi+1 Gn-1 COMPARATEUR Gn
(UN BIT) (UN BIT) (UN BIT)
sG
P0 P1 Pi Pi+1 Pn-1 Pn
sP
Note : E0 = 1 et G0 = P0 = 0
Transparent 3.4.16
ai bi Ei Gi Pi Ei +1 Gi +1 Pi +1
0 0 1 0 0 1 0 0
ai bi
0 0 0 1 0 0 1 0
0 0 0 0 1 0 0 1
Ei Ei+1
0 1 1 0 0 0 0 1
0 1 0 1 0 0 0 1
Gi COMPARATEUR Gi+1
(UN BIT) 0 1 0 0 1 0 0 1
Pi Pi+1 1 0 1 0 0 0 1 0
1 0 0 1 0 0 1 0
1 0 0 0 1 0 1 0
1 1 1 0 0 1 0 0
1 1 0 1 0 0 1 0
1 1 0 0 1 0 0 1
( Tous les autres cas sont facultatifs )
Transparent 3.4.17
EiGi
00 01 11 10 Ei +1 = ai bi Ei + ai bi Ei
00 - 0 - 1
01 - 0 - 0
aibi
11 - 0 - 1 0 - - -
10 - 0 - 0 0 - - -
Pi = 0 0 - - -
0 - - -
Pi = 1
Transparent 3.4.18
EiGi
00 01 11 10 Gi +1 = bi Gi + ai Gi + ai bi
00 - 1 - 0
01 - 0 - 0
aibi
11 - 1 - 0 0 - - -
10 - 1 - 1 0 - - -
Pi = 0 0 - - -
1 - - -
Pi = 1
Transparent 3.4.19
EiGi
00 01 11 10 Pi +1 = bi Pi + ai Pi + ai bi
00 - 0 - 0
01 - 1 - 1
aibi
11 - 0 - 0 1 - - -
10 - 0 - 0 1 - - -
Pi = 0 1 - - -
0 - - -
Pi = 1
Transparent 3.4.20
( )
Ei +1 = ai bi Ei + ai bi Ei = ai bi + ai bi Ei = ( ai ⊕ bi )Ei = ( ai : bi ) Ei
Gi +1 = bi Gi + ai Gi + ai bi ou ai bi Gi + ai bi Gi + ai bi
( )
= ai bi + ai bi Gi + ai bi = ( ai : bi ) Gi + ai bi
Pi +1 = bi Pi + ai Pi + ai bi ou ai bi Pi + ai bi Pi + ai bi
( )
= ai bi + ai bi Pi + ai bi = ( ai : bi ) Pi + ai bi
Transparent 3.4.21
ai bi
Ei+1
Ei
Gi+1
Gi
Pi
Pi+1
Transparent 3.4.22
Comparateur à 4 bits
74LS85
Transparent 3.4.23
Codeurs et décodeurs
Dispositifs effectuant la conversion d’informations binaires d’une
forme à une autre
Exemple : Conversion d’un code binaire naturel à un code de Gray
b2 b1 b0 g2 g1 g0 g 2 = b2 g1 = b2 ⊕ b1 g 0 = b1 ⊕ b0
0 0 0 0 0 0
0 0 1 0 0 1 b2 g2
0 1 0 0 1 1
0 1 1 0 1 0 b1 g1
1 0 0 1 1 0
1 0 1 1 1 1
b0 g0
1 1 0 1 0 1
1 1 1 1 0 0
Transparent 3.4.24
Exemple : Conversion d’un code de Gray à un code binaire naturel
b2 = g 2 b1 = g 2 ⊕ g1
g2 g1 g0 b2 b1 b0 b0 = b1 ⊕ g 0 = ( g 2 ⊕ g1 ) ⊕ g 0
0 0 0 0 0 0
0 0 1 0 0 1
0 1 1 0 1 0
g2 b2
0 1 0 0 1 1
1 1 0 1 0 0 g1 b1
1 1 1 1 0 1
1 0 1 1 1 0 g0 b0
1 0 0 1 1 1
Transparent 3.4.25
Exemple : Conversion « n bits à 2n lignes » (ou décodeur)

Illustration avec n = 3
a2 a1 a0 s7 s6 s5 s4 s3 s2 s1 s0
s7
s6 0 0 0 0 0 0 0 0 0 0 1
s5 0 0 1 0 0 0 0 0 0 1 0
3 bits à 8 lignes
a2
Convertisseur
s4 0 1 0 0 0 0 0 0 1 0 0
a1 0 1 1 0 0 0 0 1 0 0 0
s3
1 0 0 0 0 0 1 0 0 0 0
a0 s2 1 0 1 0 0 1 0 0 0 0 0
s1 1 1 0 0 1 0 0 0 0 0 0
s0 1 1 1 1 0 0 0 0 0 0 0
Transparent 3.4.26
Réalisation d’une fonction logique (exemple)
f1 ( a2 , a1 , a0 ) = a2 a1 a0 + a2 a1 a0 + a2 a1 a0
s7 = a2 a1 a0
s6 = a2 a1 a0
f 2 ( a2 , a1 , a0 ) = a2 a1 a0 + a2 a1 a0 + a2 a1 a0
s5 = a2 a1 a0
( )( a )(a
3 bits à 8 lignes
a2 + a1 + a0 )
Convertisseur
= a2 + a1 + a0 2 + a1 + a0 2
s4 = a2 a1 a0
a1
s3 = a2 a1 a0
a0 ( ) (a a a ) (a a a )
f3 ( a2 , a1 , a0 ) = a2 a1 a0 2 1 0 2 1 0
s2 = a2 a1 a0 = ( a + a + a )( a + a + a ) ( a + a + a )
2 1 0 2 1 0 2 1 0
s1 = a2 a1 a0
f 4 ( a2 , a1 , a0 ) = a2 a1 a0 + a2 a1 a0 + a2 a1 a0
s0 = a2 a1 a0
Transparent 3.4.27
Multiplexeur Sélection
I2 I1 I0 I2 I1 I0 S
e7 0 0 0 e0
e6 0 0 1 e1
e5 0 1 0 e2
Multiplexeur
e4 0 1 1 e3
Entrées S Sortie 1 0 0 e4
e3
1 0 1 e5
e2
1 1 0 e6
e1
1 1 1 e7
e0
Transparent 3.4.28
Multiplexeur
74LS150
Transparent 3.4.29
Démultiplexeur (ou convertisseur n bits à 2n lignes, avec commande d’activation)
Sélection
I2 I1 I0 I2 I1 I0 s7 s6 s5 s4 s3 s2 s1 s0
0 0 0 0 0 0 0 0 0 0 E
s7
0 0 1 0 0 0 0 0 0 E 0
s6 0 1 0 0 0 0 0 0 E 0 0
s5 0 1 1 0 0 0 0 E 0 0 0
Démultiplexeur
1 0 0 0 0 0 E 0 0 0 0
s4
Sorties 1 0 1 0 0 E 0 0 0 0 0
E s3
Entrée
1 1 0 0 E 0 0 0 0 0 0
s2 1 1 1 E 0 0 0 0 0 0 0
s1
s0
Transparent 3.4.30
Démultiplexeur
74LS154
Transparent 3.4.31
Encodeur de priorité I7 I6 I5 I4 I3 I2 I1 I0 S2 S1 S0 GS
1 − − − − − − − 1 1 1 1
e7 0 1 − − − − − − 1 1 0 1
GS
e6 0 0 1 − − − − − 1 0 1 1
Encodeur de priotié
e5 0 0 0 1 − − − − 1 0 0 1
S2 Sortie 0 0 0 0 1 − − − 0 1 1 1
e4
Entrées S1 0 0 0 0 0 1 − − 0 1 0 1
e3 0 0 0 0 0 0 1 − 0 0 1 1
S0
e2 0 0 0 0 0 0 0 1 0 0 0 1
e1 0 0 0 0 0 0 0 0 0 0 0 0
e0
Transparent 3.4.32
Réalisation d’une fonction logique à l’aide d’un multiplexeur
A B C S
A I2
0 0 0 s0
0 0 1 s1 B I1
Multiplexeur S S
0 1 0 s2 C I0
0 1 1 s3 e7 e6 e5 e4 e3 e2 e1 e0
1 0 0 s4
1 0 1 s5
s7 s6 s5 s4 s3 s2 s1 s0
1 1 0 s6
1 1 1 s7
Transparent 3.4.33
A B C D S
0 0 0 0 s0
s0 D + s1 D
0 0 0 1 s1
A I2
0 0 1 0 s2
s2 D + s3 D
0 0 1 1 s3 B I1
0 1 0 0 s4 Multiplexeur S S
s4 D + s5 D I0
0 1 0 1 s5 C
0 1 1 0 s6 e7 e6 e5 e4 e3 e2 e1 e0
s6 D + s7 D
0 1 1 1 s7 D
1 0 0 0 s8
s8 D + s9 D
1 0 0 1 s9
1 0 1 0 s10
s14 D + s15 D " " " " " s0 D + s1 D
s10 D + s11 D
1 0 1 1 s11 D Circuit combinatoire
1 1 0 0 s12
s12 D + s13 D
1 1 0 1 s13
1 1 1 0 s14
s14 D + s15 D
1 1 1 1 s15
Transparent 3.4.34
A B C D S
0 0 0 0 0
D
0 0 0 1 1
A I2
0 0 1 0 1
1
0 0 1 1 1 B I1
0 1 0 0 0 Multiplexeur S S
0 I0
0 1 0 1 0 C
0 1 1 0 1 e7 e6 e5 e4 e3 e2 e1 e0
0 1 1 1 0 D D
1 0 0 0 0
0
1 0 0 1 0
1 1 0 0 1
1 0 1 0 1
D
1 0 1 1 0
1 1 0 0 1
1
1 1 0 1 1
1 1 1 0 1
1
1 1 1 1 1
Transparent 3.4.35
Utilisation des tables de Karnaugh
e0 = D
CD e1 = 1
e0 00 01 11 10
e1
e2 = 0
e2 00 0 1 1 1
e3
01 0 0 0 1 e3 = D
AB
11 1 1 1 1 e4 = 0
e7
e6 10 0 0 0 1 e5 = D
e4 e5 e6 = 1
e7 = 1
Transparent 3.4.36
Même exemple avec un multiplexeur à 4 entrées
A I1
B I0
Multiplexeur S S
C
e3 e2 e1 e0
D
e3 e2 e1 e0
C
Circuit combinatoire
D
Transparent 3.4.37
CD
00 01 11 10
e0
A I1
00 0 1 1 1
e1 B I0
01 0 0 0 1 Multiplexeur S S
AB
11 1 1 1 1 C
e3 e3 e2 e1 e0
10 0 0 0 1 D
1
e2
e0 = C + D
e1 = C D
e2 = C D
e3 = 1
Transparent 3.4.38
DISPOSITIF LOGIQUE PROGRAMMABLE
« PLD : Programmable Logic Device »
MÉMOIRE MORTE PROGRAMMABLE

« PROM : Programmable Read-Only Memory »
RÉSEAU LOGIQUE PROGRAMMABLE

« PLA : Programmable Logic Array »
MD
CIRCUIT PAL
« PAL : Programmable Array Logic »
Transparent 3.4.39
Notation
A B C
A
A S = ABC
A
est équivalent à est équivalent à
A
A A
B S = ABC
C
A
FUSIBLE
Transparent 3.4.40
A B C A B C
S = AC S = ABC
est équivalent à est équivalent à
A A
B S = AC B S = ABC
C C
Transparent 3.4.41
a0
MÉMOIRE MORTE
ADRESSE
a1 PROGRAMMABLE
« PROM : Programmable
Read-Only Memory »
an-1
d0
DONNÉE
d1
dk-1
m0 m1 m2 m2n −1
Transparent 3.4.42
a0
RÉSEAU LOGIQUE
a1 PROGRAMMABLE
« PLA : Programmable Logic Array »
an-1
d0
d1
dk-1
b0 b1 b2 bl-1
Transparent 3.4.43
a0
MD
a1 CIRCUIT PAL
« PAL : Programmable Array Logic »
an-1
d0
La matrice de OU
est fixée par le d1
fabriquant : seule
la matrice de ET
est configurable.
dk-1
b0 b1 b2 bl-1
Transparent 3.4.44
Problèmes suggérés : Givone / #5.5 #5.9 #5.10c #5.11c #5.12c

#5.13c #5.19 #5.21d #5.22d
#5.24 #5.29 #5.30 #5.32
RÉPONSES :
#5.9 S1,i +1 = Ai Bi + Ai S1,i + Bi S1,i S0 ,i +1 = Ai Bi + Ai S0 ,i + Bi S0 ,i
G = S1,n E = S1,n + S0 ,n L = S0 ,n
#5.10c) f1 ( x2 , x1 , x0 ) = z0 + z2 + z4 f 2 ( x2 , x1 , x0 ) = z0 + z3 + z6
#5.11c) f1 ( x2 , x1 , x0 ) = z1 + z2 + z5 f 2 ( x2 , x1 , x0 ) = z2 + z4 + z6
#5.12c) f1 ( x2 , x1 , x0 ) = z1 z2 z5 f 2 ( x2 , x1 , x0 ) = z2 z4 z6
#5.13c) f1 ( x2 , x1 , x0 ) = z0 z2 z4 f 2 ( x2 , x1 , x0 ) = z0 z3 z6
Transparent 3.4.45
RÉPONSES (suite):
#5.19a) w x y + w xy z + wx yz + w x y z + wx y + wxyz
b) ( wx + w x ) y z + ( v w x + v wx + wx ) y z + yz
E0 E1 E2 E3 E4 E5 E6 E7
#5.21d) z 0 z z 1 z z z
#5.22d) 1 w 0 w w w 1 0
#5.24 E0 E1 E2 E3
a) 0 y+z z y:z
b) w+ x wx wx x
Transparent 3.4.46
RÉPONSES (suite):
#5.29 Capacité du « PROM » : 8 données de 5 bits (8×5)
#5.30 f1 ( w , x , y , z ) = x y + xy z + wy z
f 2 ( w , x , y , z ) = wz + xy z + wy z
#5.32 f1 ( x , y , z ) = x z + x yz + xy + y z
f2 ( x , y , z ) = x y + y z
f3 ( x , y , z ) = x z + x yz
À noter : f1 ( x , y , z ) = f3 ( x , y , z ) + xy + y z
Transparent 3.4.47

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Chapitre III – Circuits combinatoires 3.4 – Circuits usuels

Lectures recommandées : Givone / chapitre 5

Addition de deux bits A et B : cumulande et cumulateur

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Addition de deux rn−1 r3 r2 r1

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Additionneur binaire complet aibi

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Circuit d’anticipation des retenues

rn = r0 p0 p1 p2 " pn −1 + g 0 p1 p2 " pn −1 + g1 p2 " pn −1 + g 2 p3 " pn −1 + "

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Plusieurs circuits utilisés fréquemment peuvent être trouvés dans

MSI : Medium Scale Integration. On intègre une fonction qui

Une grande quantité de ces circuits et de portes logiques peuvent

ITGÉ : Intégration à Très Grande Échelle

Chapitre III – Circuits combinatoires 3.4 – Circuits usuels (suite)

Exemple de circuit disponible :

Circuit d’anticipation des retenues

Chapitre III – Circuits combinatoires 3.4 – Circuits usuels (suite)

Exemple de circuit disponible :

Chapitre III – Circuits combinatoires 3.4 – Circuits usuels (suite)

⎧100 si [ an −1 an − 2 " a2 a1 a0 ] = [bn −1 bn − 2 " b2 b1 b0 ]

E (Égal) : A = B G (Grand) : A > B P (Petit), A < B

Chapitre III – Circuits combinatoires 3.4 – Circuits usuels (suite)

Comparateur : réalisation avec des comparateurs à un bit

Chapitre III – Circuits combinatoires 3.4 – Circuits usuels (suite)

( Tous les autres cas sont facultatifs )

Chapitre III – Circuits combinatoires 3.4 – Circuits usuels (suite)

Chapitre III – Circuits combinatoires 3.4 – Circuits usuels (suite)

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Exemple de circuit disponible :

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Exemple : Conversion d’un code binaire naturel à un code de Gray

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Exemple : Conversion d’un code de Gray à un code binaire naturel

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Exemple : Conversion « n bits à 2n lignes » (ou décodeur)

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Réalisation d’une fonction logique (exemple)

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Exemple de circuit disponible :

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Démultiplexeur (ou convertisseur n bits à 2n lignes, avec commande d’activation)

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Exemple de circuit disponible :

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