MELITI ZIYAD

01:
Travail Personnel
REPONSE
Soit un microprocesseur avec une horloge de 400MHz et le pipeline est à 6
Niveau.

1- Le cycle d’horloge est :

T1 = 1/F= 1/400 x 10-6 = 2.5 ns

2- le temps nécessaire pour traiter 1000 Instructions.

a) Si le traitement n’est pas pipeline

T2 = N*inst*T1=1000 x 6 x 2.5 ns = 15 us

b) Si le traitement est pipeline

T3 = (inst-1) *T1 +N*T1= (inst-1+N)*T1 = (6+999) x 2.5 ns = 1005 x 2.5 ns

T3 = 2512.5 ns

REPONSE 02:

Le pipeline : 1) Instruction Fetch (IF ) ; 2) Décodage de l’instruction ; (ID)

3)Exécution de l’instruction (EX) ; 4) Accès mémoire : Memory access (MEM) ;
5)Ecrituredurésultat:WriteBack(WB))

Instruction t t+1 t+2 t+3 t+4 t+5 t+6 t+7 t+8 t+9 t+10 t+1 T+12
1
LDR R1, [R0] IF ID EX MEM WB
LDR R2, [R1] IF ID EX MEM WB
ADD R6, R5, R4 IF ID EX MEM WB
ADD R3, R1, R2 IF ID EX MEM WB
LDR R4, [R6] IF ID EX MEM WB
SUB R2, R0, R4 IF ID EX MEM WB
1
ADD R7, R1, 4 IF ID EX MEM WB
ADD R4, R1, R3 IF ID EX MEM WB
SUB R6, R7, R4 IF ID EX

REPONSE 03:

La reperesentation flottante =
Simple float = 32bits
Double float = 64 bits

a) (128)(dis mâtes) =(10000000)…..

X=-1…. , 1-M…..

(128)(decimal)=(10000000)(binaire)=10000000*2^7

7+127=134

0 10000110 00000000000000000000000

la représentation flottante simple =

Nmbr Signe Expo Mantisse la représentation flottante

128 0 10000110 00000000000000000000000 1000011000000000000000000000000
–32,75 1 10000100 00000110000000000000000 11000010000000110000000000000000
-18,125 1 10000011 00100010000000000000000 11000001100100010000000000000000
0.0625 0 01111011 00000000000000000000000 00111101100000000000000000000000

2
 la représentation flottante en double précision =

Nombre Signe Expo Mantisse la représentation flottante

-64 1 10000000101 0000000000000000000000000 1000000010100000000000000000000
000000000000000000000000000 0000000000000000000000000000000
0
12,06640625 0 11111111111 11111111 1111111111111111 01111111 11111111 11111111 11111111
11111111 1111111111111111 1111
11111111 11111111 11111111 11111111

0,2734375 0 11111111111 1111 11111111 1111111111111111 01111111 11111111 11111111 11111111

11111111 1111111111111111
11111111 11111111 11111111 11111111

la représentation décimale des nombres codes en simple précision =

Nombres des codes La représentation décimale

1011 1101 0100 0000 0000 0000 0000 0000 -0.046 875
0101 0101 0110 0000 0000 0000 0000 0000 15 393 162 788 864

REPONSE 04 :

Move#data1, r2 : r2 pointre sur la zone ‘data1’

Move#data2, r3, : r3 pointre sur la zone ‘data2’

Move# -1 , m2 : programation de l’ adressage linéaire pour m2

Move# 0 , m3 :programation de l’ adressage ‘ bit reverse ‘pour m3

Move#points/2 , n2 :nombre d’adresses qu’il faut inverser -> n2

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do#points ,fin_cop : (= la moitié de tableau seulement )

Movex: (r2) +n2 , x0 : boucle de copier sur ‘ points ‘ itérations

Movex0 , x: (r3) + : lecture de la valeur dans la mémoire source

Fin_cop rts : écriture de la valeur dans la memoire déstination

REPONSE 05 :

Architecture en 2 dimension et à Merde porte [4]

Circuit FPGA Xilinx virtexII [4]

4
5
Le circuits FPGA :

La caractéristique :

**L’horloge :
Un élément essentiel pour le bon fonctionnement d’un système électronique. Les circuits
FPGA sont prévus pour recevoir une ou plusieurs horloges.

Les Critères De Choix :

** Coût de développement et fabrication
**Taille :
Il y a une forte dépendance entre la taille du système et la densité
d’intégration. L’augmentation de la densité d’intégration produit des
systèmes de taille réduite.

**Souplesse d’utilisation : Favorise les circuits programmables (SPLD, CPLD,

FPGA) dont on peut modifier plus facilement des fichiers que des circuits.
**Consommation : Critère particulièrement sensible dans les applications
possédant une alimentation autonome. Il conduit à favoriser des solutions
ASIC.
**Vitesse de fonctionnement : Les CPLD sont des composants pour la plupart
reprogrammables électriquement ou à fusibles, peu chers et très rapides
(fréquence de fonctionnement élevée) mais avec une capacité fonctionnelle
moindre que les FPGA.
**Capacité mémoire: Les FPGA à SRAM contiennent des mémoires pour
stocker leur configuration. La plupart des familles récentes offrent à
l’utilisateur la possibilité d’utiliser certaines de ces mémoires en tant que
telles.

Le langage:
VHDL:: légèrement plus abstrait que Verilog qui est inspiré de ADA

Le programme VHSIC ( Very High Speed Integrated Circuits), impulsé par le département
de
la défense des Etats-Unis dans les années 1970-1980, a donné naissance à un langage :
VHSICHDL, connu sous le nom de VHDL . [7]
Le langage de description VHDL est ensuite devenu une norme IEEE en 1987. Révisée en
1993 pour supprimer quelques ambiguïtés et améliorer la portabilité du langage, cette
norme
6
est vite devenue un standard en matière d'outils de description de fonctions logiques.
A ce jour, on utilise le langage VHDL pour :
 Concevoir des ASIC,
 Programmer des composants programmables du type PLD, CPLD et FPGA,
 Concevoir des modèles de simulations numériques ou des bancs de tests.

Les avantages du langage VHDL

 La portabilité.
 La conception de haut niveau.
 La possibilité de décrire des systèmes très complexes en quelques lignes de code.
 De plus, le VHDL :
 Peut-être simulé,
 Peut être traduit en schéma de portes logiques.

7
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