UNIVERSITE DE GABES ‫جــامعة قابس‬

Institut Supérieur de l’Informatique

de Médenine ‫المعهد العالي لإلعالمية بمدنين‬

Matière : Architecture des Systèmes Programmables

Enseignant : Dr Intissar TOIHRIA
Filière : Classe Master Recherche Electronique
A.U. : 2019/2020

Travaux Dirigés 1 : Les opérateurs des bases

Exercice 1 : Modélisation et styles en VHDL

Soit la description VHDL suivante :

Entity ope_bas is

port (

x1, x2, x3, sel: in std_logic ;

y: out std_logic ) ;

End ope_bas ;

Architecture archi of ope_bas is

Signal a, b, c, d, e, f: std_logic ;

Begin

a <= x1 or x2 ;

b <= x1 and x2 ;

c <= x3 and a ;

d <= b or c ;
 e <= x1 xor x2 ;

f <= x3 xor e ;

P1: process (d, f, sel)

Begin

if sel=’0’ then

y <= d ;

else

y <= f ;

End if ;

End process P1 ;

End architecture archi ;

1. Tracer à partir d’éléments de base le schéma correspondant.

2. Le processus P1 est-il combinatoire ou séquentiel ? Justifiez votre réponse.

3. Quel est la fonction de ce circuit ?

4. À partir de la même entité, écrire une architecture exploitant la logique 3 états pour la
sélection de la sortie via le signal sel