Rapport du mini-projet

LA COMMANDE DUN AFFICHEUR MATRICIEL

Ralis par : BARA Achraf

EL KHADIRI Nawfal
Demand par : M.Karim EL MOKHTARI

Sommaire

I.

Introduction.... 2

II.

Description de projet........ 3

1. Cahier de charge 3
2. Spcifications 3

III.

Conception ..... 4

1. Solutions matrielles ... 5

2. Logiciels ..... 6

IV.

Ralisation.. 7
1. Programmes . 7
2. Simulation ...... 8

V.

Conclusion .... 9

I.

Introduction

Les afficheurs LED sont obtenus par association dans un mme botier,
d'un certain nombre de segments LED permettant la reprsentation de chiffres
ou de lettres. Dans la mme technologie, il existe des afficheurs 7, 9,14 ou 16
segments Il existe galement des afficheurs qui sont constitus de points
lumineux, qui ont ainsi l'aspect de matrices. Gnralement sous forme de
groupements de 5 x 6, 5 x 7 ou 8 x 8 LEDs, ils permettent de reprsenter plus
de caractres normaux des caractres spciaux, de faon graphique. Cela
implique un nombre de LED par afficheur plus important, par rapport aux
autres afficheurs.
L'objectif de ce mini-projet est de commander laffichage dun chiffre sur
un afficheur matriciel de 5x7 LEDs. Dans ce cadre le prsent rapport traitera les
parties suivantes :
Description du mini-projet : Dans cette partie, On va prsenter le
principe de fonctionnement du circuit ralis.
Conception : Description des diffrents composants du schma
synoptique.
Ralisation : dans cette partie on va traiter la programmation VHDL
du circuit et la simulation sur le logiciel ModelSIM.

II. Description de projet

Cahier des charges
Les fonctions assurer seront les suivantes :
Dtermination des cases rserves chaque chiffre de 0 9.
Dtermination de la capacit de la mmoire utilise.
Dtermination du nombre de bus de donnes et bus dadresses de la
mmoire.
Etablissement du contenu de la mmoire.
Simulation du circuit demand.
Interprtation des chronogrammes rsultants.

Spcifications
Le but de notre mini-projet est dafficher un chiffre de 0 9, par balayage
dune colonne de leds (multiplexage), celles-ci clignotent selon les membres
transmis par la mmoire.
Afin de mmoriser la disposition des LEDs allumer pour chaque
chiffre, on utilise une mmoire LEPROM synthtise en VHDL.
Un compteur modulo 5 pilot par une horloge de 50Hz est utilis, d'une
part pour balayer l'espace mmoire correspondant chaque chiffre et d'autre
part pour contrler un dcodeur 3 vers 8.
Ce dernier permet d'activer, pour chaque adresse de LEPROM, la
colonne qui correspond chaque chiffre. A chaque passage, les leds afficheront
le mme motif au mme endroit. Si la frquence de balayage est suffisamment
leve, lobservateur aura limpression que limage est fixe.
Le chiffre afficher X est fourni sur 4 bits. Il est aussi connect sur le bus
d'adresse de LEPROM pour construire ladresse mmoire de chiffre afficher
par concatnation avec la sortie de compteur. Ceci permet de slectionner
ladresse de dbut du bloc mmoire balayer.

III. Conception
1. Solutions matrielles
Le schma synoptique du circuit raliser est donn comme suit :

Figure 1 : schma synoptique

Bloc du compteur modulo 5 :

Ce bloque permet de gnrer un comptage
base de trois bits de 1 5 partir dune entr
dhorloge de 50 Hz, les trois bits gnrs
constituent les trois bits de poids faible de
ladresse de colonne afficher dans lEPROM,
ainsi le compteur permet de piloter le dcodeur
qui slectionne chaque fois une colonne de la
matrice selon ladresse gnr par le compteur.
Bloc de la mmoire EPROM :
Ce bloc contient les diffrentes combinaisons
des colonnes des leds de la matrice, elle gnre
chaque fois les 7 bits qui donnent la combinaison
des tats des leds dune mme colonne slectionne
par le dcodeur.

Bloc du dcodeur 3 vers 8 :

Ce bloc de dcodeur permet de slectionner une
colonne de la matrice leds pour chaque combinaison
binaire fourne par lassociation de la sortie du bloc
compteur modulo 5 et lentre X.

Bloc daffichage des nombres (matrice 5x7) :

Ce bloc constitue le bloc daffichage il permet
dafficher le chiffre X. laffichage se fait par un
multiplexage des diffrentes colonnes de la matrice
de leds.

2.Logiciels ModelSIM
ModelSim est un environnement de simulation de description de circuits
numriques. Il intgre un gestionnaire de projet, un diteur de texte et un
visualiseur de chronogrammes qui permet de visualiser le rsultat de simulation.
Le cur du logiciel, le simulateur logique, consomme une description VHDL
multi-fichiers et un vecteur de test.
Il produit un rsultat de simulation qui est automatiquement affich l'cran par
le visualiseur de chronogrammes.

Figure 2 : Vue locale et partielle du flot de synthse. N'ont t reprsents que les
consomms et produits principaux.

Il y existe 3 possibilits pour raliser un test sous ModelSim :

Construire la simulation l'aide des menus du logiciel.
Construire un vecteur de test l'aide d'une macro. C'est une premire faon
d'automatiser le test. Les commandes sont enregistrs dans un fichier texte
et l'interprteur de commande de ModelSim l'excute. Cette technique est
beaucoup plus efficace que la prcdente.
Faire un banc de test virtuel (testbench). Cette technique consiste dcrire
un vecteur de test l'aide du langage VHDL. Elle est donc indpendante de
l'outil de simulation. Cest la technique utilis dans notre rapport.

Figure 3 : Environnement de simulation ModelSim

IV. Ralisation
a) Justification des nombres des cases des espaces rservs chaque chiffre :
On n'utilise que 5 cases des espaces de 8 octets rservs chaque chiffre
pour simplifier la conception et par ce que lafficheur sur lequel on va afficher
les nombres cest un afficheur matriciel LEDs 5x7, qui ne contient que 5
colonnes.
b) le nombre total doctets de la mmoire utilise. Ainsi que le nombre des
fils du bus dadresse et de donnes :
Le nombre total doctets de la mmoire = 8 (lignes)* 10(chiffres) = 80 octets
Et pour adresser un mmoire de 80 octette il nous faut 7 bus dadresse.
On a : 27 = 128, donc : le bus dadresses =7 et bus de donnes=8
Le 8ime bit de donn est toujours 1
Le tableau en hexadcimal le contenu de cette mmoire :
Chiffre0
Chiffre1
Chiffre2
Chiffre3
Chiffre4
Chiffre5
Chiffre6
Chiffre7
Chiffre8
Chiffre9

Col 1
0xC1
0xFF
0xDE
0xBD
0xF3
0x8D
0xE1
0xBF
0xC9
0xCF

Col 2
0xAE
0xDE
0xBC
0xBE
0xEB
0xAE
0xD6
0xB8
0xB6
0xB6

Col 3
0xB6
0x80
0xBA
0xAE
0xDB
0xAE
0xB6
0xB7
0xB6
0xB6

Col 4
0xBA
0xFE
0xB6
0x96
0x80
0xAE
0xB6
0xAF
0xB6
0xB5

Col 5
0xC1
0xFF
0xCE
0xB9
0xFB
0xB1
0xF9
0x9F
0xC9
0xC3

1 Programmes :
Les programmes sont fournis avec le rapport dans le fichier compresser
portant lextension .vhd .

2 Simulation :
Notre systme a comme entres : H et X, et comme sorties : Cols et
Lignes.
Les chronogrammes de H, Q, Lignes, Cols pour les chiffres 0, 4, 7 sont
donn comme la suit :

Figure 4 : chronogramme pour le chiffre 0

Figure 5 : chronogramme pour le chiffre 4

Figure 6 : chronogramme pour le chiffre 7

V. Conclusion :
A travers ce mini-projet nous avons eu loccasion de simuler et
interprter les rsultats de sortie de chaque bloc du schma synoptique de
manire indpendante afin de mieux comprendre le principe de
fonctionnement de ces derniers.
En effet, nous avons pu appliquer ce que nous avons vu au cours sur un
cas concret travers la commande dun afficheur matriciel 5x7 LEDs laide
du logiciel ModelSIM qui faciliter la tche de la rsolution de la tche
demand.