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Le MOSFET
3.1 Opération DC
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CHAPITRE 3. LE MOSFET
et la source est faible. Cependant, les électrons ont atteint leur vitesse maximale :
saturation de vitesse.
En équation, ce modèle du FET, qu’on appelle le modèle unifié est le suivant :
1. Si VGS < VT , alors ID = 0.
2. Si VGS > VT , on calcule une tension Vmin :
Vmin = min[VDS , VDsat , VGT ] (3.1)
où
VGT = VGS − VT (3.2)
Puis on calcule le courant :
2 !
W Vmin
ID = kn0 VGT Vmin − (1 + λVDS ) (3.3)
L 2
Pour un PMOS, on remplace kn0 par kp0 , et au lieu de prendre le minimum dans l’équation
3.1, on prend le maximum (on obtient le même résultat si on prend tout en valeur abso-
lue).
Rappel : La source d’un NMOS est toujours la borne la plus faible entre la source et le
drain. Pour un PMOS, c’est l’inverse : la source est toujours la borne la plus positive.
La tension seuil VT est un autre paramètre important du FET, qui peut varier selon le
circuit. La composante importante pour un NMOS est la tension source - substrat (VSB ).
En effet, si VSB , 0, il faudra calculer une nouvelle valeur de VT .
où VT 0 est la tension seuil lorsque VSB = 0, et γ est le coefficient de l’effet du substrat.
Les paramètres standards du processus CMOS utilisé dans le cours sont donnés dans
le tableau 3.1. Noter que ces données sont correctes si la longueur du FET est 0.25µm. Si
le FET est plus long, la tension de saturation sera différente.
3.2 Résistances
VDS
RDS ≡ (3.5)
ID
Cependant, lors de l’analyse d’un circuit où la tension VDS varie (et donc le courant),
la résistance sera variable aussi. Dans ce cas-ci, on a quand même besoin de calculer la
résistance (pour calculer le délai du circuit). Le modèle de premier ordre du transistor
est celui d’un résistance infinie lorsque le transistor est OFF, et d’une résistance finie Ron
lorsque le transistor est ON.
Les résistances typiques pour le processus CMOS générique sont Ron = 13kΩ pour
un NMOS et Ron = 31kΩ pour un PMOS, pour une alimentation VDD = 2.5V, pour un
transistor ayant W/L = 1. Si le transistor est plus gros, sa résistance sera plus petite, et
vice-versa.
3.3 Capacitances
L’un des facteurs limitant des MOSFET sont les capacitances parasites. Ces capaci-
tances existent à cause de la structure physique du MOSFET : on ne peut pas les ignorer.
Elles limitent la vitesse maximale d’opération des circuits intégrés.
Rappel : Une capacitance est créée lorsqu’on a deux niveaux (couches) conducteurs
séparés par un niveau diélectrique.
La figure 3.1 montre, de façon exagérée, où se retrouvent les différentes capacitances
d’un FET.
S D
CGS CGD
CGB
CSB CDB
Pour l’analyse dynamique du FET, il faudra combiner ces capacitances en trois capaci-
tances : une capacitance de grille CG , une capacitance de source CS et une capacitance de
drain CD . À cause de la symétrie de la structure du MOSFET, la capacitance de drain et la
capacitance de source seront les mêmes.
Il faut aussi mentionner que la plupart des capacitances varient selon la tension ap-
pliquée aux bornes du transistor.
CGD D
CDB
G B
CGB
CGS CSB
S
Composante fixe
où Cox est la capacitance par unité de superficie de l’oxyde de grille (en fF/µm2 ), xd est
la longueur du recouvrement (fixe pour un processus) et W est la largeur (varie selon le
transistor). On peut combiner les éléments fixes ensemble pour obtenir :
Grille en polysilicium
Source Drain
xd xd
W
n+ n+
Ld
Vue de dessus
Oxide de grille
tox
L
n+ n+
Composante variable
Cette capacitance est variable parce que la forme du canal est variable. Selon la zone
d’opération du transistor, le canal prend différentes formes. De plus, cette capacitance
peut être décomposée en trois composantes :
1. Capacitance grille-canal à la source
2. Capacitance grille-canal au drain
3. Capacitance grille-canal au substrat
La figure 3.4 montre comment le canal varie selon le mode d’opération du transis-
tor. Pour de circuits numériques, les deux modes d’opération importants sont le blocage
et la saturation, puisque les transistors passent très peu de temps dans le mode résistif
(linéaire).
Dans le mode blocage, la totalité de la capacitance entre la grille et le canal est répartie
par rapport au substrat, puisqu’il n’y a pas de canal. Dans le mode résistif, le canal est
uniforme, et donc on suppose que la capacitance est répartie de façon égale entre la source
et le drain. Dans le mode saturation, le canal est plus large du côté de la source, et donc
on dit que la capacitance est à 2/3 de la valeur du plein canal. On peut résumer la valeur
de capacitance pour chaque composante dans le tableau 3.2.
G G G
Capacitance totale
On peut combiner ces capacitances pour obtenir une seule capacitance de grille :
Selon le modèle des capacitances de la figure 3.2, il reste deux autres capacitances
parasites à calculer : CSB et CDB , les capacitances de source et de drain au substrat. Ces
capacitances auront la même valeur pour la source et le drain, et donc le calcul démontré
sera seulement celui de la source.
Lorsqu’on crée les zones actives, une jonction p-n est créée à l’interface entre la zone
active et le substrat, puisque la zone active est de type n+ , et le substrat est de type p.
Cette jonction p-n joue le rôle d’un diélectrique : il y a donc une capacitance entre la
source (drain) et le substrat.
W
dessous
xj côtés
LS
Le problème avec les capacitances de jonction, c’est qu’elles sont variables selon la
tension appliquée. Pour une variation de 0 à 2.5V (ou vice versa), les capacitances peuvent
varier d’un facteur de 2, ce qui peut influencer de beaucoup les calculs.
Pour simplifier l’analyse des circuits lorsqu’il y a une variation de tension sur le drain
(ou la source), on va linéariser la capacitance. Ceci permettra d’utiliser une seule capaci-
tance lorsqu’on a un signal périodique à l’entrée (et donc un signal périodique à la sortie).
On remplace donc la capacitance non linéaire qui dépend de la tension par une capaci-
tance linéaire indépendante de la tension. Pour avoir une équivalence entre la capacitance
non linéaire et la capacitance linéaire, il faut que la quantité de charge déplacée (rappel :
C = Q/V) totale soit la même. On a donc un système où la tension varie d’une valeur haute
à une valeur plus basse.
∆Q Q(Vhaut ) − Q(Vbas )
Ceq = = = Keq Cj0 (3.18)
∆V Vhaut − Vbas
où
−φ0m h i
Keq = (φ0 − Vhaut )1−m − (φ0 − Vbas )1−m (3.19)
(Vhaut − Vbas )(1 − m)
Cependant, pour un processus donné, Keq est fixe ; on n’a pas besoin de le calculer à
chaque fois. Il faut aussi noter qu’il y a deux valeurs de Keq : Keq , pour la jonction du fond,
et Keqsw , pour les jonctions des côtés.
Pour le processus CMOS générique utilisé dans le cours, les valeurs de Keq sont données
dans le tableau 3.3. Remarquer qu’il y a différentes valeurs pour une transition de haut à
bas ou de bas à haut, et qu’il y a différentes valeurs pour un NMOS ou un PMOS.
Tableau 3.3 – Valeurs de Keq pour le processus générique CMOS ayant une variation de
0 à 2.5V.
La résolution de problèmes avec des transistors est assez simple. Il suffit de déterminer
la zone d’opération du transistor, puis appliquer l’équation correspondante. Cependant,
dans certains cas il est difficile de déterminer la zone d’opération parce qu’il y a trop d’in-
connus : on doit donc supposer une zone d’opération, effectuer les calculs, puis revérifier
selon les résultats si la supposition initiale était correcte. On doit aussi souvent résoudre
une équation quadratique, et choisir la meilleure des deux solutions (la plupart du temps
la solution à choisir est évidente). En résumé :
1. Vérifier la tension seuil du transistor. Si VSB , 0, on doit calculer VT .
2. Si nécessaire, supposer une zone d’opération, et effectuer les calculs.
3. Vérifier la supposition initiale. Si elle est fausse, refaire les calculs avec une autre
zone.
Pour illustrer cette procédure, on utilise un exemple.
Exemple 1
Soit le circuit de la figure 3.6. Calculer la tension de sortie vo pour le point d’opération
montré. Utiliser les paramètres du processus CMOS générique 0.25µm.
2.5V
5kΩ
1.5V
vo
W /L = 10
Puisque vo est la valeur recherchée, on ne sait pas si Vmin est VDS , VDsat , ou vo . Il faudra
donc supposer l’une de ces trois possibilités, effectuer les calculs, puis vérifier.
On suppose que VDsat est le minimum. On a donc, selon le modèle unifié (équation
3.3) :
2 !
0 W VDsat
ID = kn VGT VDsat − (1 + λvo )
L 2
Il y a deux inconnues dans cette équation. On peut cependant écrire, en analysant le
circuit, une autre relation pour ID :
2.5 − vo
ID =
5000
On résout cette équation (Matlab, Mathcad, etc.) pour trouver que vo = −0.202V. Ceci
est impossible, puisque ça implique que le FET serait OFF. On va donc refaire les calculs
en supposant que le minimum est vo . L’équation du courant devient :
vo2
!
0 W
ID = k n VGT vo − (1 + λvo )
L 2
Puisqu’on a supposé que vo était plus petit que VDsat , la bonne réponse est vo = 0.41V.