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Additionneurs Ultra Basse Tension en technologie SOI 0,13µ Partiellement

Désertée

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 Additionneurs Ultra Basse Tension
en technologie SOI 0,13µ Partiellement Désertée
Jean-Philippe Blanc, Hélène Lhermet, Marc Belleville
CEA-LETI, Département Systèmes pour l’Information et la Santé, Grenoble France
Résumé
Ce papier présente des résultats obtenus sur
des additionneurs 32 bits en technologie SOI
partiellement désertée 0,13µ. Une comparai-
son est effectuée entre plusieurs variantes, uti-
lisant soit des transistors à body flottant,
tension de seuil faible ou élevée, soit des tran-
sistors DTmos. Des fonctionnements jusqu’à
des tensions d’alimentation de 0,25V sont ob-
servés. Différents enseignements sont tirés
quant à un usage optimal des différents transis-
tors SOI.
Introduction
Les technologies SOI sont aujourd’hui utili-
sées pour produire des circuits qui nécessitent
des performances avancées. C’est ainsi que
des processeurs très performants sont produits
par IBM ou Motorola, par exemple. Dans ce
cas, c’est principalement le surcroît de vitesse
apporté par le SOI qui est recherché. D’autres
applications visent par contre le très bon com-
portement des transistors SOI en faible ten-
sion/ faible consommation (Ref. 1,2).
Plusieurs personnes se sont intéressées aux
transistors SOI DTMOS pour des applications
en dessous de 0,6V de tension d’alimentation
(Ref. 3). Dans cet article, nous présentons
l’approche que nous avons menée pour com-
parer les mérites des transistors à substrat flot-
tant et des transistors DTMOS. Des résultats
de caractérisation sont introduits et quelques
règles d’utilisation proposées.
Les transistors SOI
Un substrat SOI est constitué d’une très fine
couche de silicium mono cristallin, isolée du
substrat silicium par une couche d’isolant
(oxyde de silicium par exemple). Les transis-
tors SOI sont réalisés dans cette fine couche de
Si, et sont donc séparés les uns des autres par
une isolation diélectrique. Lors de la conduc-
tion du transistor, la zone située entre la grille
et l’oxyde arrière peut être totalement ou par-
tiellement désertée (cela dépend principale-
ment de l’épaisseur de la couche de Si). Cette
étude ne concerne que les transistors Partielle-
ment Désertés. Un transistor SOI possède 5
noeuds: le Drain, la Source, la Grille, le Subs-
trat arrière, et l’équivalent de son substrat indi-
viduel, généralement appelé «Body». Grâce à
des astuces de layout, ce «body», peut rester
non connecté (transistors à substrat flottant,
dits FB), ou être connectable de l’extérieur.
Les DTMOS sont un sous-ensemble de cette
dernière catégorie, pour lesquels la grille et le
«body» sont reliés. Notons que dans le cas
d’une liaison simple, ceci limite la tension de
fonctionnement aux environs de 0,6V, seuil au
delà duquel la diode «body»/source devient
conductrice. Les schémas et layouts des tran-
sistors à substrat flottant et DTMOS sont pré-
sentés Figures 1 et 2.
L’intérêt des transistors SOI à substrat flottant
pour les faibles tensions est lié à la modulation
dynamique de leur tension de seuil (Ref. 4).
Grâce au couplage entre grille et «body», la
tension de seuil du transistor est abaissée lors-
que le transistor devient conducteur. Dans le
cas des DTMOS, ce phénomène est encore
amplifié, grâce au lien direct entre grille et
«body». Par contre les DTMOS occupent une
surface plus importante, et ont des capacités
parasites plus élevées.
Additionneur 32 bits
Afin de comparer les mérites respectifs de ces
transistors, nous avons retenu un élément fré-
quemment utilisé dans la littérature comme
point de comparaison: l’additionneur. Après
avoir optimisé l’élément de base sur 1bit (fig.
3), nous avons retenu une structure simple à
propagation de retenue sur 32bits, l’objectif
fixé n’étant pas une étude d’architecture so-
phistiquée. La technologie SOI cible comporte
des transistors Nmos et Pmos à faible tension
de seuil (High Speed) et à tension de seuil plus
élevée (Low Leakage). Nous avons donc réali-
sé des variantes d’additionneur utilisant ces
deux niveaux d’implantation; nous avons éga-
lement réalisé des versions DTMOS et Subs-
trat flottant.
Testabilité
Un des objectifs était de pouvoir tester ces ad-
ditionneurs avec des tensions d’alimentations
très faibles (jusqu’à 0,2V). L’environnement
de test ne descendant pas aussi bas, nous avons
architecturé nos circuits autour d’un coeur (un
additionneur 32bits) pouvant être alimenté en
très basse tension, un ensemble périphérique
assurant les entrées/sorties des données ainsi
que leur synchronisation fonctionnant sous la
tension nominale de 1,2V, et des décaleurs de
niveau en interface (Fig 4 et 5). Dans toutes les
variantes, le décaleur de niveau en sortie utili-
se au moins deux DTMOS. Il est apparu en si-
mulation que ceci garantissait un fonction-
nement jusqu’aux très basses tensions.
Une vue générale des structures de test est pré-
sentée figure 6. Elle comporte quatre variantes
d’implantation ou de types de transistors. La
dernière structure est utilisée pour mesurer les
temps de propagation dans les circuits peri-
pheriques. Un détail de layout d’une structure
DTMOS est présenté figure 7.
Tests et interprétations
Les résultats présentés ci-après ont été obtenus
avec des Nmos décentrés par rapport à la tech-
nologie nominale. Les tensions de seuil des
Nmos «High Speed» et «Low Leakage» sont
respectivement de 0,2V et 0,3V. Les tensions
de seuil des Pmos «High Speed» et «Low Lea-
kage» sont quant à elles de -0,3V et- 0,4V. Ces
tests ont montré des additionneurs fonction-
nant jusqu’à 0,25V de tension d’alimentation.
La figure 8 présente les temps d’addition en
fonction de la tension d’alimentation, pour des
variantes «High Speed» en DTMOS (Bc) et à
substrat flottant (Fb). Pour des tensions d’ali-
mentation élevées, la version à substrat flot-
tant est plus rapide que la version à DTMOS;
ceci s’explique simplement par les capacités
de grille plus faibles liées au layout du substrat
flottant. Par contre, plus on baisse en tension,
plus la version DTMOS devient intéressante.
Nous voyons ici apparaître l’influence de la
plus grande modulation de tension de seuil des
DTMOS. Notons également que dans un fonc-
tionnement normal, seules les tensions infé-
rieures ou égales à 0,6V sont à utiliser avec les
DTMOS.
La figure 9 compare les temps d’addition des
versions DTMOS «High Speed» (HS) et «Low
Leakage» (LL). La version HS n’est plus fonc-
tionnelle à 0,2V; la version LL ne l’est plus à
0,4V. Nous retrouvons également que la ver-
sion HS est la plus rapide.
Enfin, la figure 10 présente les courants stati-
ques mesurés entre deux variantes «High
Speed», à DTMOS et à substrat flottant. Au
delà de 0,6V, le courant de la version DTMOS
augmente rapidement, les diodes «body» sour-
ce passant en direct.
Conclusions
Cette étude a confirmé l’intérêt des technolo-
gies SOI pour des applications à très basse ten-
sion. Si l’on fait abstraction de la surface très
nettement supérieure des DTMOS, ces der-
niers ont des performances meilleures que cel-
les des transistors à substrat flottant lorsque
l’on arrive dans ces tensions très faibles. Ils
sont également plus intéressants sur des char-
ges capacitives importantes. Pour le concep-
teur, le choix DTMOS/transistors à substrat
flottant est donc une variable supplémentaire
qu’il peut utiliser au mieux pour optimiser sa
conception.
Ces résultats permettent également d’envisa-
ger des circuits fonctionnant jusqu’à 100Mhz
sous 0,5V de tension d’alimentation.
Remerciements
Nous souhaitons remercier particulièrement
Jacques Cluzel pour les tests effectués, ainsi
que l’équipe filière SOI, process 130nm ST
Micro-electronics/LETI pour leur contribution
significative à ces résultats.
Ces travaux ont été partiellement soutenus par
le projet IST Saturn.
 Références

[1] Ebina A., Kadowaki T, Sato Y, Yamaguchi

M., «Ultra low-power CMOS IC using partial-
ly-depleted SOI technology», IEEE-2000-
Custom-Integrated-Circuits-Conference.
[2] Belleville M, Faynot O, «Low Power SOI
Design», Integrated-Circuit-Design.-Power-
and-Timing-Modeling,-Optimization-and-Si-
mulation.-11th-International-Workshop,-
PATMOS- 2001.
[3] Assaderaghi, Sinitsky, Parke, Bokor, Ko,
Chenming-Hu, «Dynamic threshold-voltage
MOSFET (DTMOS) for ultra-low voltage
VLSI», IEEE-Transactions-on-Electron-De-
vices, vol.44, No 3, March 1997
[4] Sun, Gautier, Jenkins, «Floating-Body
Transient Effects in SOI MOSFETS and Cir-
cuits», Electrochemical Society Proceedings,
Vol. 96-3 Figure 3: Schéma de l’additionneur 1bit

Figures

Figure 4: Schéma du décaleur de niveau en

entrée

Figure 1: Transistors SOI à Substrat Flottant

(FB) et DTMOS

Figure 5: Schéma du décaleur de niveau en

sortie

Figure 2: Layout des transistors FB et

DTMOS
 325
300
275
250
225
200

Tadd (ns)
175
150 TaddFb
125 TaddBc

100
75
50
25
0
0.25 0.3 0.4 0.6 0.8 1 1.2

Vdd (V)

Figure 8: Comparaison des Temps d’addition

entre DTMOS et FB
Figure 6: Vue globale des structures de test
300
275
250
225
200

Tadd (ns)
175
150
TaddHS
125
TaddLL
100
75
50
25
0
0.25 0.3 0.4 0.5 0.6 0.8 1 1.2

Vdd (V)

Figure 9: Comparaison des temps d’addition

entre transistors HS et LL

1.00E−004
Istandby (A)

1.00E−005
IstdbyFb
Figure 7: Détail d’un layout DTMOS IstdbyBc

1.00E−006

1.00E−007
0.25 0.3 0.4 0.6 0.8 1 1.2
Vdd (V)

Figure 10: Comparaison des courants

statiques entre DTMOS et FB

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