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 Réépublique Tunisienne
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istère de l’Enseignement
Supér
érieur et de la Recherche

SE
ESSION DE : Janvier 2020
Section Epreu
euve Pages Durée Date
MP2ERTA Introduction au
ux systèmes 6 1H30 16 Ja
Janvier 2020
embarq qués

Documents autorisés : Oui Non

N Calculatrice autorisée : Oui Non
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/20 N.B. : le nombre de lignes de réponse

onse
n’est pas toujours significatif.

Exercice 1
Une cellule logique est un élément dee l’architecture d’un circuit FPGA, elle est
st donné
donnée comme suit

En respectant les ports suivants

ts des différents
diffé blocs, compléter une partie dee l’archite
l’architecture du code
VHDL structurel
Nom entité Les variables d’entrées Les variables
ables de sortie
so
3-LUT I1,I2,I3 O1
Mux e1,e2, m(sélection) O2
FA Ai,bi,Cin Cout (retenue),
tenue), Si(
Si(sortie)
DFF D, h(horloge) Q

Signal …………………………………………………
…………………………………………………………………………………
………………………..
Begin
bloc0 : …………………………………………………
…………………………………………………………………………………
…………………
bloc1 : …………………………………………………
…………………………………………………………………………………
…………………
bloc2 : …………………………………………………
…………………………………………………………………………………
…………………
bloc3 : …………………………………………………
…………………………………………………………………………………
…………………
bloc4: …………………………………………………
…………………………………………………………………………………
…………………
bloc5: …………………………………………………
……………………………………………………………………………
…………
bloc6: …………………………………………………
……………………………………………………………………………
…………
End bhv ;

~1~
Exercice 2
Le schéma fonctionnel d’une bascule JK est donné comme suit

1/ Compléter le code VHDL par flot de données de la porte OR à deux entrées

LIBRARY ieee;
USE ieee.std_logic_1164.all;
entity or2 is
port (……………………………………
……………………………………
end or2;
Architecture bhv of or2 is
Begin
………………………………………………………………………..
End bhv

2/ Compléter le code VHDL par flot de données de la porte not_AND à deux entrées

LIBRARY ieee;
USE ieee.std_logic_1164.all;
entity ……………………………… is
port ( …………………………………………………………………………………………………………..
………………………………………………………………………………………………………………………………….
end …………………………..
Architecture bhv of not_And2 is
Begin
……………………………………………………………………………………………………
End bhv ;

1/ Compléter le code VHDL par (if…then…else) de la bascule D active au front montant de l’horloge
clk avec Reset entrée de remise à zéro :

LIBRARY ieee;
USE ieee.std_logic_1164.all;
~2~
entity D_FF is
port (…………………………………………………………………………………………………………………………………
……………………………………………………………………………………………………………………………………
end D_FF;
architecture ARCH_D_FF of D_FF is
signal X :std_logic;
begin
process(H,R)
begin
……………………………………………………………………………………………………………………………………
……………………………………………………………………………………………………………………………………
……………………………………………………………………………………………………………………………………
……………………………………………………………………………………………………………………………………
……………………………………………………………………………………………………………………………………
……………………………………………………………………………………………………………………………………
end ARCH_D_FF;

5/ Compléter le code VHDL structurel de cette bascule JK

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity …………………………is
port (………………………… ………………………………………………
Q :…………………………………………………………………………..
end ……………………………………..

Architecture bhv of basculeJK is

component or2 is
port (……………………………………………………………………………………………
……………………………………………………………………………………………
end component;
component not_And2 is
Port (……………………………………………………………………………………………
……………………………………………………………………………………………
end component;
component D_FF is
PORT ( ………………………………………….
………………………………………………………
~3~
end component;

Signal ………………………………………………………………………………………………………………………………..

Begin
bloc0 : xor2 port map ………………………………………………………………………………………………….
bloc1 : D_FF port map ………………………………………………………………………………………………….
bloc2 : not_And2 port map ………………………………………………………………………………………….
bloc3 : not_And2 port map ………………………………………………………………………………………….
End bhv ;

Problème :
Le schéma fonctionnel d’un compteur module 16 est comme suit

1/ Compléter le code VHDL par flot de données de la porte XOR à deux entrées

entity xor2 is
port ( a,b : in std_logic;
s : out std_logic);
end xor2;
Architecture bhv of xor2 is
Begin
………………………………………………………………………..
End bhv

2/ Compléter le code VHDL par flot de données de la porte AND à deux entrées
entity And2 is
port ( a,b : in std_logic;
………………… : out std_logic);
end And2;
Architecture bhv of And2 is
Begin
S<=………………………………………………………………………..
End bhv

3/ Compléter le code VHDL par flot de données de la porte AND à trois entrées

entity And3 is
~4~
Port (a,b,c : in std_logic;
s : out std_logic);
end And3;
Architecture bhv of And3 is
Begin
………………………………………………………………………..
End bhv

4/ Compléter le code VHDL comportemental de la bascule D actif au front montant d’horloge clk avec
r1 est une entrée de forçage à zéro

entity basculeD is
Port (D,clk,r1: ……………………………………………………
qd : out STD_LOGIC);
end basculeD;

Architecture bhv of basculeD is

Signal S: std_logic;
Begin
process(clk,r1)
if r1='1' then S <= …………………..
elsif (………………………………………………………………………………..) then S <= ………………
else S <= ……………….
………………………………………………..
…………………………………………………
qd <= ………….
End bhv

5/ Compléter le code VHDL structurel de ce compteur

library ieee;
use ieee.std_logic_1164.all;
use ieee.numeric_std.all;

entity …………………………is
port (…………………………………………………………………………
Q :…………………………………………………………………………..
end ……………………………………..;

Architecture bhv of compteur4 is

component xor2 is
port ( a,b : in std_logic;
………………………………. : out std_logic);
end component;
component And3 is
Port ( ………………………………………..
……………………………………………..
end component;

~5~
component And2 is
PORT ( ………………………………………….
………………………………………………………
end component;
component basculeD is
Port (D,clk,r1: ……………………………………………………
qd : out STD_LOGIC);
end component;

Signal …………………………………………………………………………………………………….. ………………………..

Begin
bloc0 : xor2 port map (a => ‘1’, b=>x0,c=>d1);
bloc1 : basculeD port map (d => d1, clk => H, r1=>R, qd=>x0);
………………………………………………………………………………………………………………..
………………………………………………………………………………………………………………..
………………………………………………………………………………………………………………..
………………………………………………………………………………………………………………..
………………………………………………………………………………………………………………..
………………………………………………………………………………………………………………..
………………………………………………………………………………………………………………..
………………………………………………………………………………………………………………..
………………………………………………………………………………………………………………..
………………………………………………………………………………………………………………..
………………………………………………………………………………………………………………..
………………………………………………………………………………………………………………..
………………………………………………………………………………………………………………..
………………………………………………………………………………………………………………..
End bhv ;

~6~