05/11/2021

Compte rendu N°3

mariem abessi
Firas matoussi
Bayrem mastouri
Tic 3 TP1

VHDL
But :
Dans ce TP vhdl on va travailler les exercices avec un
langage de description de matériel et l’architecture
électronique numérique :
1- Circuit xor_4_bits
2- Additionneur-complet-1-bit

Ex1 :
On a créé le programme circuit 4 bit en langage vhdl en
utilisant le boucle for :
Nous sommes entrés A et b, et la sortie S.
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Figure1
Apres ce terminer on passer la étape suivant simulation qui
tester le entrée a et b avec le port XOR :

Figure 2
Vérifiez maintenant ces formes d’ondes de sortie avec la table de vérité. Par
exemple, voici un cas qui mise en évidence avec les entrées
A=0000, b=0000 donne nous la sortie est s<=0000
Ou autre exemple a=0001, b=0000 s<=0001
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Figure 3
On à faire d’autre solution du code on utilisation boucle
While : La boucle while répète la séquence d'instructions
jointe si la condition testée est vraie. La condition est testée
avant chaque itération

Figure 4
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Figure 5

---Voilà le schéma du circuit XOR 4 bit ---

Ex02 :
Dans l’exercice 2 on utilisation du VHDL en logique combinatoire
pour décrire l’architecture d’un Additionneur complet dans la but
qui séparée la programme ces composants en des blocs plus petits
pour les décrire plus simplement
On a créé un nouveau projet : full adder dans lequel de fichier VHDL
dans code avec des blocs demi additionneur et port or. Enregistrer
le même projet.
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Schéma de partie demi additionneur

Figure 1

Figure 2
Schéma de partie porte or
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Figure 3
Programme principale d’additionneur complet

Figure 4
Simulation du code principal
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Figure 5
La simulation de code d’une table de vérité

Finalement le schéma d’additionneur complet

Figure 6
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Conclusion
Dans chaque TP on va travailler la logique combinatoire
jusqu’à obtenir des modules facilement mais on va avoir le
système sous forme séquentielle la partie suivant