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Introduction
e s
Un circuit particulier :
S est une variable dtat car elle intervient des deux cots de lquation
s+
s
s+= s+e
S 0 0 1 1
e 0 1 0 1
s+=s+e 0 1 1 1
Si s=0 et e=0 alors s+=0 tat stable Si s=1 et e=1 alors s+=1 tat stable Si s=1 et e=0 alors s+=1 tat stable Si s=0 et e=1 alors s+=1 tat instable Dtecteur de 1 sur e (impossible en combinatoire)
Introduction
Dans lexemple prcdent, la sortie de la machine logique dpend de lentre et de la valeur de la sortie aux instants prcdents.
xi
s+ i
si
Seul si est accessible la mesure et s+i = F(xi). s+i tat suivant qui correspond si aprs un retard .
Introduction
En reprenant lexemple prcdent, on voit apparatre :
x
Q+
X : le vecteur de commande Q+ : le vecteur de variables dtat suivant Q : le vecteur de variables dtat prsent (variables dexcitation secondaire) S : le vecteur de sortie
S(t) = G(Q)
Machine de Moore
S(t) = G(X,Q)
Machine de Mealy
Introduction
Vecteur dentre (Commande ou primaire
Machine de Mealy
Vecteur de Sortie
Circuit Etat prsent Circuit Excitation Circuit de bouclage Combinatoire Combinatoire de Sortie dEntre Etat Q suivant clock
Q+
Introduction
Le montage lmentaire :
Y+
R
Z+
quation dvolution :
quation de sortie :
Y+ = S + z Z+ = R+ y
y S = z
Introduction
La table de vrit avec :
S 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 R 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 y 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
Y+ = S + z
z 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Y+
1 0 1 0 1 0 1 0 0 0 0 0 0 0 0 0
Z+ = R+ y
tat stable tat transitoire
Z+
1* 1 0 0* 0 0 0 0* 1 1 0 0* 0 0 0 0*
SR=00
Y + =z et Z + = y
Y + =z et Z + =0 Y + =0 et Z + = y
SR=01
SR=10
SR=11
Y + =0 et Z + =0
* y et z changent de valeurs en mme temps, ce qui est impossible statistiquement, soit y ou z change de valeur en premier. Dune manire gnrale, on considre quune seule variable peut changer de valeur un moment donn. On appelle cela le mode fondamental.
Introduction
En rsum : si SR=00 si SR=01 si SR=10 si SR=11 tat stable (effet mmoire) tat stable (z=0,y=1) tat stable (z=1,y=0) tat stable (z=0,y=0) Pas de Circuit Combinatoire de Sortie Si Z est la sortie Q alors : S = 1 entrane Q = 1 dou S = set R = 1 entrane Q = 0 dou R = reset On peut remarquer que Y=Z sauf dans le cas SR=11. Afin de garder cette symtrie on interdit ce cas alors : Z=Q Y=Q
S 0 0 1 1
R Z 0 1 0 1
Y+
Y 1 0 0
Z 0 1 0
Aspects technologiques
Chronogramme :
Tpwmin : temps minimal pour que lcriture en entre soit valide
Set Mmorisation de ltat Set Mmorisation de ltat Reset
R Q Q
TpHL(SQ) TpLH(RQ)
TpLH(SQ)
TpHL(RQ)
Aspects technologiques
Ce montage permet de garder en mmoire des entres impulsionnelles. On appelle celuici une bascule (flip-flop ou latch). Sa reprsentation est celle-ci :
S R
Q Q
S R
Q Q
Il est possible de raliser une bascule RS avec des portes NAND : le rsultat est identique ceci prs que la combinaison interdite est la combinaison 00 et 11 correspond la mmorisation.
Q alas
Aspects technologiques
Prise en compte des perturbations sur les entres :
Set Perturbation sur S Mmorisation de ltat Reset Mmorisation de ltat
Information errone
Introduction
Avec ce montage, la sensibilit aux perturbations est importante aussi on utilise un signal de validation des entres (anti glitch) : Validation sur niveau : LATCH
S(H) H
Q
R
R(H)
H=0
SR=00 : mmoire
H=1
Bascule SR
Si S(H) et R(H) subissent une perturbation pendant le niveau actif de H, le rsultat devient erron. Si la perturbation arrive pendant le niveau bas pas de consquence. Mais si H subit une perturbation
8 bits
DATA EPROM
p 80C52
8 bascules D Latch ALE H Bus Adresse
A7 . A0 A15 . A8
ADRESSE
Data
Adresse Complte(k)
Introduction
Validation sur niveau : Montage matre esclave
S(H) H
S R
Q
R
R(H)
SR=00 : mmoire
H=1 H=0
SR=S(H)R(H) : Bascule SR
H=1 : verrouillage des donnes sur la premire bascule, la deuxime tant bloque (H=0), ensuite H=0 blocage des entres de la premire bascule et synthse des sorties pour la deuxime. Condition sur la priode de H qui doit tre suprieure la moiti des diffrents temps de propagation.
Introduction
Chronogramme :
H Entre
S(H) R(H) Synthse des sorties du matre Synthse des sorties de lesclave
Qm Qs
Esclave bloqu
Verrouillage du matre
Introduction
Validation sur front (edge triggered) : S Sur front montant R Q H R Q H Chronogramme : actif sur front montant Q S Q Sur front descendant
H Entre
Tpsetup Tphold
Q
Tpxx
Q+
Indpendant de la priode de H !!!!
Le montage est sensible aux perturbations uniquement pendant Tpsetup et Tphold soit quelques ns.
Introduction
Si lvolution des sorties dune machine logique se fait en fonction dun signal exogne, on parle de machine
SYNCHRONE
Si par contre les sorties dune machine logique ne dpendent que de lvolution de ces entres et sorties alors il sagit dune machine
ASYNCHRONE
S 0 0 1 1
R 0 1 0 1
Q+
Q 0 1
Combinaison interdite
Q + = S + RQ
S = JQ
J K H S R Q Q
Q + = J Q + KQ Q Q + = J Q + KQ
R = KQ
SR=11 impossible
JK=11 possible
Q = J Q + KQ
D
J K H Q Q
J =D K=D
Q + = J Q + KQ Q + = DQ + DQ = D
Q+ = D
Table de transition D Q Q D 0 1 Q+ 0 1
Q+ = D
Q+ = D
T J K H Q Q
J=T
Q + = J Q + KQ Q + = T Q + TQ
K=T
T agit comme une commande en autorisant (T=1) ou pas (T=0) le changement de valeur de la bascule chaque front actif de H T D Q T Q Q H Q
Diviseur de frquence
Ces entres dite de forage sont asynchrones et prioritaires sur les autres entres. Elles sont utiliser lors de linitialisation dune machine logique ou en cas de disfonctionnement.
Chronogramme
7474
7476
T su 20 ns
Th 5 ns
T phl 40 ns 25 ns
T h 5 ns
Q
Clk
T phl C Q 25 ns 14 ns T phl D Q 16 ns 7 ns