Electronique Numerique 2009

Electronique Numrique par A.
OUMNAD
I-1
Electronique Numrique
A. Oumnad
Electronique Numrique par A. OUMNAD
I-2
Sommaire
Rappels .......................................................................................................................... I-5 I.1 Diviseur de tension.................................................................................................. I-5 I.2 Diviseur de courant ................................................................................................. I-5 I.3 Cellule RC ................................................................................................................ I-5 I.3.1 RC Passe bas ..................................................................................................... I-5 I.3.2 Rponse un chelon ....................................................................................... I-5 I.3.3 RC passe haut ................................................................................................... I-6 II Composants en commutation ....................................................................................... II-9 II.1 Caractristiques d'un commutateur ....................................................................... II-9 II.2 La diode en commutation..................................................................................... II-10 II.2.1 Comportement dynamique dune diode ........................................................ II-11 II.3 Transistor bipolaire en commutation ................................................................... II-11 II.3.1 Temps de commutation ................................................................................. II-14 II.3.2 Commande dynamique d'un transistor de commutation ............................... II-15 II.3.3 Application : Multivibrateur Astable .............................................................. II-16 II.4 Transistor MOS enrichissement ......................................................................... II-18 II.4.1 Commutateur analogique (porte analogique) ................................................ II-18 II.5 Amplificateur oprationnel .................................................................................. II-19 II.5.1 Fonctionnement en boucle ouverte, COMPARATEUR .................................... II-19 II.5.2 Fonctionnement en comparateur seuil unique ............................................ II-20 II.5.3 Fonctionnement en contre raction positive ................................................. II-20 II.5.4 Application : Multivibrateur astable ............................................................... II-22 II.6 Le Timer 555 ........................................................................................................ II-22 II.6.1 Utilisation en monostable .............................................................................. II-23 II.6.2 Fonctionnement en ASTABLE ......................................................................... II-25 III Les familles des Circuits logiques ............................................................................ III-26 III.1 Notations (abrviations de termes anglo-amricains) ...................................... III-26 III.2 Model fonctionnel simplifi d'une porte logique .............................................. III-27 III.3 Nomenclature commerciale des circuits........................................................... III-27 III.4 Famille TTL (Transistor Transistor Logique)...................................................... III-29 III.4.1 Variantes de la famille TTL ......................................................................... III-29 III.4.2 Alimentation et temprature de fonctionnement : .................................... III-30 III.4.3 Srie TTL standard ..................................................................................... III-30 III.4.4 Niveaux logiques de la famille TTL Standard .............................................. III-32 III.4.5 Immunit au bruit : .................................................................................... III-32 III.4.6 Courant d'entre Ii de la porte standard .................................................... III-33 III.4.7 Courant de sortie Io de la porte standard .................................................. III-33 III.4.8 Sortance (Fan out) ..................................................................................... III-34 III.4.9 Courant de court circuit ............................................................................. III-34 III.4.10 Courant d'alimentation et puissance consomme ..................................... III-34 III.4.11 Temps de propagation ............................................................................... III-35 III.4.12 Portes sortie collecteur ouvert (OC : Open Collector) .............................. III-35 III.4.13 Porte sortie 3 tats (tri-state).................................................................. III-35 III.4.14 Porte entre Trigger de Schmitt .............................................................. III-36 III.4.15 Variante TTL Schottky ou TTL-S .................................................................. III-38 III.4.16 Variante TTL Low Pwer Schottky ou TTL-LS ................................................ III-38 III.4.17 Variantes TTL avance AS et ALS ................................................................ III-39 III.4.18 Variante TTL-F ou TTL Fast ......................................................................... III-39 I
I-3
III.4.19 Performances typiques de la technologie bipolaire.................................... III-39 III.4.20 Caractristiques de sortie de quelque famille TTL ...................................... III-40 III.5 Les Familles CMOS (Complementary MOS) ...................................................... III-41 III.5.1 Srie 4000 ................................................................................................. III-41 III.5.2 Porte analogique ....................................................................................... III-43 III.5.3 Srie High speed CMOS : HC, HCT, AHC et AHCT ........................................ III-46 III.5.4 Caractristiques typiques des technologies CMOS et HCMOS .................... III-46 III.5.5 La Technologie BiCMOS : BCT et ABT ......................................................... III-47 III.5.6 Familles Low voltage.................................................................................. III-49 III.5.7 Positions compares des familles logiques ................................................ III-50 IV Circuits combinatoires usuels ................................................................................. IV-51 IV.1 Les multiplexeurs ............................................................................................. IV-51 IV.1.1 Choix d'une voie (entre) parmi N ............................................................. IV-51 IV.1.2 Choix d'un mot parmi N ............................................................................ IV-51 IV.1.3 Exemple de multiplexeur du commerce ..................................................... IV-53 IV.2 Les dmultiplexeurs ......................................................................................... IV-53 IV.2.1 Dmultiplexeur 1 parmi 4 .......................................................................... IV-53 IV.2.2 Les dcodeurs ............................................................................................ IV-54 IV.2.3 Exemple de dmultiplexeur du commerce ................................................. IV-54 IV.3 Les comparateurs ............................................................................................. IV-55 IV.3.1 Comparateurs du commerce ..................................................................... IV-55 IV.4 Les additionneurs ............................................................................................. IV-57 IV.4.1 Additionneurs propagation de la retenue ............................................... IV-57 IV.4.2 Additionneur retenue anticipe. ............................................................. IV-58 IV.4.3 Additionneurs du commerce ..................................................................... IV-58 IV.5 Unit arithmtique et logique (ALU) ................................................................ IV-59 IV.6 Dcodeurs BCD-7 segments ............................................................................. IV-59 IV.6.1 Pilotage des afficheurs ............................................................................... IV-61 IV.6.2 Pilotage des afficheurs Anode commune. .................................................. IV-61 IV.6.3 Pilotage des afficheurs Cathode commune. ............................................... IV-62 IV.6.4 Dcodeur BCD-7 segments du commerce .................................................. IV-62 V CIRCUITS SEQUENTIELS USUELS .................................................................................. V-64 V.1 Les Bascules ......................................................................................................... V-64 V.1.1 La Bascule RS ................................................................................................. V-64 V.1.2 La Bascule RSH ............................................................................................... V-64 V.1.3 La Bascule JK et JKH ....................................................................................... V-65 V.1.4 La Bascule ragissant sur front dhorloge ....................................................... V-65 V.1.5 Bascule JK ragissant au front descendant ..................................................... V-65 V.1.6 Exemple de dtecteur de Front ...................................................................... V-66 V.1.7 Bascule RS Matre Esclave .............................................................................. V-67 V.1.8 Bascule JK Matre Esclave............................................................................... V-67 V.1.9 Bascule D ....................................................................................................... V-67 V.1.10 Les entrs de forage CLear et Preset ......................................................... V-67 V.2 Les registres ......................................................................................................... V-68 V.2.1 Les registres raction sur fronts .................................................................. V-68 V.2.2 Les Registres Latches ..................................................................................... V-70 V.3 Les registres dcalage ........................................................................................ V-70 V.3.1 Registres dcalage entre parallle sortie parallle ..................................... V-71 V.4 les compteurs....................................................................................................... V-72
I-4
V.4.1 Les compteurs Asynchrones ........................................................................... V-72 V.4.2 Les Dcompteurs Asynchrones ...................................................................... V-73 V.4.3 Les Compteurs/Dcompteurs Asynchrones .................................................... V-74 V.4.4 Comptage incomplet...................................................................................... V-74 V.4.5 Mise en cascade des compteurs Asynchrone ................................................. V-75 V.4.6 Les compteurs Synchrones ............................................................................. V-76 VI Les mmoires ......................................................................................................... VI-81 VI.1 Hirarchie des mmoires dans un ordinateur ................................................... VI-81 VI.2 Classement des mmoires selon l'Utilisation .................................................... VI-81 VI.2.1 Mmoire vive ou RAM ............................................................................... VI-81 VI.2.2 Mmoire Morte ou ROM ........................................................................... VI-82 VI.2.3 Mmoire MORTE PROGRAMMABLE ou PROM ................................................... VI-82 VI.2.4 Mmoire morte reprogrammable ou EPROM ............................................ VI-82 VI.2.5 Mmoire MORTE EFFAABLE lectriquement ou EEPROM ............................... VI-82 VI.2.6 Mmoire FLASH ......................................................................................... VI-83 VI.2.7 Cellule statique d'une mmoire vive .......................................................... VI-83 VI.2.8 Cellule dynamique d'une mmoire vive ..................................................... VI-85 VI.2.9 Cellule d'une mmoire ROM ...................................................................... VI-86 VI.2.10 Cellule d'une mmoire PROM .................................................................... VI-87 VI.2.11 Cellule d'une mmoire EPROM et EEPROM ............................................... VI-88 VI.3 Organisation par mot ....................................................................................... VI-88 VI.3.1 Capacit d'une mmoire ............................................................................ VI-89 VI.3.2 Entre de slection de botier .................................................................... VI-90 VI.3.3 Augmentation de capacit mmoire par association de plusieurs botiers . VI-90 VI.4 Cycle de lecture................................................................................................ VI-91 VI.4.1 Cycle d'criture .......................................................................................... VI-92 VI.4.2 Les barrettes SIM et DIM ........................................................................... VI-92
I-5
I RAPPELS
I.1 Diviseur de tension
V1 V1 V1
R1 V R2
R1 R3 V R2 V3
R1 V R2
V2 V1 V= R2 R1+R2 V1 V= R2 R1+R2 V1 + R1 V2 R1+R2 V = R1 1 R1 + 1 +
V2 V2 R2 + + 1 R3 V3 R3
R2
I.2 Diviseur de courant

I I1 I I2 I1
I2
I1 I2
R2 I R1 R2 R1 I R1 R2
V2 R1 V1 R1
V1 R2 V2 R2
R1
R2
R1
R2
R2 I R1 R2 R1 I I2 R1 R2 I1
V1
V2
I.3 Cellule RC
I.3.1 RC Passe bas I.3.2 Rponse un chelon
L'quation de toute charge ou dcharge d'une capacit peut s'crire sous la forme suivante.
t
Ve
Vs
R C Ve E t Vs
t=0
V (t )
V0 e
Dans notre cas V =E, Vo=0, =RC : Constante de temps. Vs(t)=E(1-e-t/ )
est le temps que met le signal Vs pour atteindre 63% de E sa valeur finale, en effet : Vs( )=E(1-e- / )=E(1-1/e)=0,63E Ne pas confondre avec le temps de monte Tr (Rising Time) qui correspond au temps que met le signal pour passer 0,1E 0,9E. On retiendra la rgle suivante :
t=0 Fig. I-1 : Rponse un chelon d'une cellule RC passe bas
I-6
Plus RC= faible
Plus la rponse est rapide
I.3.2.1 Rponse un rectangle t [to,t1[ Charge de la capacit

E t
to t1
Ve
Vs(t)=E(1-e-t/ ) (to origine du temps) t > t1 Dcharge de la capacit Vs = Vo e-t/ (t1 Origine du temps ) Vo = E(1 - e-T/ )
Vs
On retiendra que :
E Vo
plus
= RC est faible
plus le signal de sortie ressemble au signal d'entre
to
t1
Fig. I-2 : Rponse un rectangle d'une cellule RC passe bas
I.3.3 RC passe haut

I.3.3.1 rponse un chelon On entendra souvent : La capacit transmet les fronts de tension, qu'est ce que cela voudrait il dire? Pour le savoir, on va faire l'analyse de ce qui se passe aprs l'instant to sachant les choses suivantes : Ve = Vc + Vs Au repos (t < to), aucun courant ne circule dans le circuit RC. E Une capacit ne peut pas se charger instantanment. On peut donc affirmer les rsultats suivants : t = to Ve=0, VR = Vs = 0 Vc = 0, (capacit dcharge). t = to + Ve = E, Vc = 0, Vs = Vc - Ve = E Donc on voit bien que le front de tension apparu l'entre du montage se retrouve la sortie. Il est vident que les choses ne restent pas ainsi, (On a dit que la capacit ne se chargeait pas instantanment, mais on n'a pas dit qu'elle ne se chargera jamais) Donc la capacit se charge avec la constante de temps RC. Vc(t) = E(1 - e-t/ ) Vs(t) = E - Vc(t) = Ee-t/
Vc C
Ve
Vs
Ve
to
Vc Vs to t
Fig. I-3 : Rponse un chelon
I-7
On peut essayer d'aborder le phnomne de transmission de fronts de tension sur un aspect diffrent, en effet, l'Impdance (module) d'une capacit est :
Zc
1 C
1 C2 f
Donc cette impdance est quasiment nulle pour les hautes frquences, or justement un front de tension quivaut une frquence trs leve (Variation trs rapide) La capacit se comportera donc comme un court-circuit (bout de fil en cuivre) pour les fronts de tension qui lui sont appliqus. C'est l'approche qui consiste faire l'tude de la rponse harmonique d'un filtre passe haut. le front de tension correspond un harmonique trs lev donc bien suprieur la frquence de coupure du filtre, il est donc transmis avec un gain = 1. I.3.3.2 Rponse un rectangle t [ to , t1[ La capacit transmet le front puis se charge vers E avec la constante de temps RC.
t
t
Ve E
to Vs E V2
t1
VC E 1 e
, VS
Ve
Vc
Ee
t = t1 De nouveaux la capacit transmet le font (descendant cette fois) vers la sortie qui passe de V1 =
T
Vc V1 to V3 Vs t
V3
. Vc = V2 et V1 Ee .
T
V3 V1 E E e
t > t1
VC V2
t
1 , V2 E 1 e
Dcharge de la capacit vers zro. , Ve VC VS 0 VS

T t
Fig. I-4 : Rponse un rectangle d'une cellule RC passe haut
VC VS E e
1e
On peut conclure que : grand La sortie est quasi rectangulaire . faible Le montage fonctionne en drivateur. Dans le cas ou le signal Ve est un signal carr priodique, le signal de sortie est centr. La composante continue est arrte par la capacit. la forme du signal dpend de = RC :
faible : le montage fonctionne en drivateur, le signal de sortie est constitu d'aiguilles la place des fronts de tension du signal d'entre.
Signal d'entre
Signal de sortie
Fig. I-5 : RC passe haut, rponse un signal carr (RC faible)
I-8
grand : Le signal de sortie reste carr (il est trs lgrement dform) mais il est dbarrass de sa composante continue (centr).
Signal d'entre
Signal de sortie
Fig. I-6 : RC passe haut, rponse un signal carr (RC grand)
Exercice : Dessiner l'allure de Vs pour les 2 circuits ci-dessous.

Vr=5V Vr=5V
Ve E=10V
R2 R1 Ve C Vs Ve C
R1 Vs R2
t
to
II-9
II COMPOSANTS EN COMMUTATION
II.1 Caractristiques d'un commutateur
Un commutateur est un composant dont la rsistance peut prendre deux tats extrmes, elle est trs faible si le commutateur est ferm, elle est trs grande s'il est ouvert . Le circuit de la figure 2.1 reprsente une rsistance RL en srie avec un commutateur idal. En position ouvert, aucun courant ne circule dans RL, la tension au point A est gale VCC. En position ferm, la rsistance du commutateur est nulle, la tension au point A est nulle, le courant est limit seulement par R L. La charge RL est alimente. Un commutateur rel n'a ni une rsistance infinie l'tat ouvert, ni une rsistance nulle l'tat ferm. La figure 2.2 reprsente le circuit quivalent d'un commutateur rel, RS est la rsistance l'tat ferm (de conduction), elle est d'autant plus faible que le commutateur est de bonne qualit. RP est la rsistance l'tat ouvert (de fuite), plus elle grande, meilleure est la qualit du commutateur. A l'tat ferm, la tension au point A n'est plus tout fait nulle, mais reste toutefois trs RS VCC . A l'tat ouvert, VA est lgrement infrieure faible VA RS R L Vcc cause de la chute de tension dans RL due au courant de fuite du RP VCC . commutateur, VA RP RL
Vcc RL A K
Fig. II-1 : Commutateur idal
Vcc R
L
Rs
Rp
Fig. II-2 : Commutateur rel
Contrairement au commutateur idal, une dissipation de puissance se produit dans le commutateur rel, qu'il soit ouvert ou ferm. Les rsistances l'tat ouvert et ferm (Bloqu et conducteur), caractrisent le comportement statique du commutateur, une autre caractristique importante du commutateur est son temps de commutation, il dpends du comportement transitoire du commutateur lors du passage d'un tat un autre; on parle de comportement dynamique. La figure 2.3 reprsente le comportement transitoire dans le cas d'une commande rectangulaire.
commande
td : Temps de retard (delay time) tr : Temps de monte (rising time) ts : Temps de stockage (storage) tf : Temps de descente (fall time) ton : Temps de conduction, de dblocage Toff : Temps de blocage
90%
La plus haute frquence avec laquelle le commutateur peut tre actionn, doit avoir une dure de priode Tmin au mois gale ton + toff soit
10%
t td tr
on
ts t off
tf
f max
1 ton toff
Fig. II-3 : Comportement dynamique
II-10
II.2 La diode en commutation

La diode est un commutateur qui est commande par le sens de la tension qui lui est applique. Il n'y a pas de sparation entre le circuit de commande est le circuit command. C'est la polarit de la tension d'alimentation de la charge qui commande la diode. la figure Fig. II-4 : Diode en commutation montre une diode utilise en commutateur, alors que la figure Fig. II-5 : Points de fonctionnement d'une diode en commutation montre les points de fonctionnement sur la caractristique de la diode, le point C correspond la diode conductrice, alors que le point B correspond la diode bloque.
R Vc (+E,-E)
Fig. II-4 : Diode en commutation
Vd
Id If C
Quand Vc=+E, la diode est conductrice, la majeure partie -E de Vc se trouve aux borne de R, un courant IF important Ir Vd B circule dans le circuit. La rsistance de conduction Fig. II-5 : Points de fonctionnement d'une diode en commutation (statique) RF=Vd/IF est faible, elle varie entre quelques milliohms quelques dizaines d'ohms. Alors que le courant If augmente, la rsistance de conduction Rf diminue (voir point de fonctionnement C), il en rsulte que la tension Vd = Rf If reste quasiment constante (caractristique quasi verticale). Par consquent, dans le cas d'une diode conductrice, le calcul est gnralement fait non pas avec la rsistance de conduction mais avec la tension Vd qu'on prend gnralement gale 0.7 V pour les diodes au silicium. Pour viter que la diode soit dtruite par chauffement, il faut veiller ne pas dpasser la puissance maximale qu'elle peut dissiper, soit IFMAX . VDMAX < PDMAX . Pour faire conduire une diode il ne suffit pas que la polarit de la tension de commande soit correcte, il faut qu'elle soit suprieure la tension de seuil , sinon la diode restera bloque ou trs faiblement conductrice.. exemple: Si on a une diode telle que PDMAX = 500 mW, si on prend VDMAX,=2V et E=12V, il faut calculer R pour que le courant ne dpasse pas IFMAX = 500mW / 2V = 250 mA. R = (12 - 2)V / 250 mA = 40 Quand Vc = -E, la diode est bloque, le courant Ir est quasiment nul (dpends beaucoup de la temprature), la rsistance de blocage dpasse le gigaohms pour les diodes au silicium . Pratiquement toute la tension -E se trouve au borne de la diode, afin que la diode ne soit pas dtruite par claquage, la tension inverse -E ne doit pas dpasser la tension inverse maximale URMAX fournie par le constructeur.
II-11
II.2.1 Comportement dynamique dune diode

La figure Fig. II-6 illustre le comportement dynamique d'une diode en commutation. Pendant le temps d'ouverture TON, qui est trs court, les porteur de charge sont pouss par la tension directe travers la rgion de transition vers la couche conductivit oppose. Si la tension de commande change de polarit, un courant inverse de mme intensit que If circule pendant un court instant, ce courant est du aux porteurs de charge non recombins qui sont rappels par la tension inverse. La dure de ce phnomne est dite temps de recouvrement inverse trr (reverse recovery time). Selon la diode et le circuit de commande, il varie de quelques nanosecondes quelques microsecondes. trr qui correspond au temps de blocage toff de la diode est considrablement plus important que ton . Voici quelques caractristiques de diodes du commerce : 1N4148 (Diode de commutation) VRmax = 75V : Tension inverse max IRmax/Vr =20 = 25 nA 25 C : Courant inverse max = 50 A 150 C Cmax = 4 pF Trrmax(If=10mA) = 4ns IDmax = 75 mA. 1N4007 (diode de redressement) ID0 = 1A : courant nominal VRmax = 1000V : Tension inverse max IRmax(Vrmax,100C) = 50 A : Courant inverse max VFmax(Ido) = 1.1 V : tension seuil max
Vc E t Id -E
t
ton
Vd
t rr
Fig. II-6 : Temps de rponse d'une diode
II.3 Transistor bipolaire en commutation

Dans un transistor utilis comme commutateur, la section metteur collecteur est utilise comme contact et la section base metteur reprsente le circuit de commande. Le circuit de commutation et le circuit de commande ne sont pas galvaniquement spars. Le transistor en conduction correspond au commutateur ferm, le transistor bloqu au commutateur ouvert.
II-12
Ic Rc Ic C Rb Ib B Vbb E Vce B Vcc Vce Vcc Vrc Vcc/Rc Icmax Ibsat S Q
Vcesat
Fig. II-7 : Transistor en commutation
Fig. II-8 points de fonctionnement d'un transistor en commutation
On distingue trois cas de fonctionnement : A) Fonctionnement linaire Le point de fonctionnement Q se trouve entre le point B et le point S, il volue selon les quations suivantes : (1) Ic = Ib , loi qui caractrise le transistor (2) E = RC IC + VCE , Loi d'ohm dans la maille de sortie = droite de charge Si IB , (1) B vers S. IC , (2) VCE , le point de fonctionnement Q se dplace sur la droite de charge de
B) Blocage C'est quant le point de fonctionnement Q se trouve au point B: I C = 0 , IB = 0 , VCE = VCC . Pour bloquer le transistor, il faut annuler IB, ce qui revient bloquer la jonction base metteur, pour ce, il suffit d'annuler la tension V BE ou la rendre ngative pour renforcer le blocage. Au blocage presque toute la tension VCC se retrouve au borne du transistor, une trs faible chute de tension se produit dans RC cause du courant rsiduel du collecteur ICER qui dpend du transistor utilis et des tension VBE et VCE. On ne fait pas une grande erreur en supposant qu'il est de l'ordre du A . Pour le 2N2222 ICERmax = 10 nA avec VBE = -3V et VCE=60V C) Saturation Le point de fonctionnement Q est au point S. IB = IBSAT IC = ICMAX = VBE = VBESAT IBSAT 0.7 V
VCE = VCESAT 0.2V V -V ICMAX = CC CESAT RC
II-13
Mme si IB augmente au del de IBSAT , IC reste gal ICMAX , VBE reste sensiblement gale VBESAT et VCE sensiblement gale VCESAT . Pour saturer un transistor il faut lui appliquer un courant IB tq:
IB
IBSAT = ICMAX
Pour le 2N2222 VCEsat = 0.3V pour Ic=150mA, Ib=15mA = 1V pour Ic=0.5A, Ib=50mA (pendant 300 s) Le plus souvent on ne dispose pas du du transistor, on connat seulement la fourchette [ MIN , MAX] disponible sur le catalogue du constructeur. Exemple : On dispose d'un transistor 2N1711 dont Vcc = 12V VBB = 9V Rc = 1K
[100, 300]
ICMAX = VCC - VCESAT 12 0.2 12mA RC 1000 = 100 IBSAT = 12mA/100 = 120 A R B VBB VBESAT 9V-0.7V 69K IBSAT 120 A = 300 IBSAT = 12mA/300 = 40 A R B VBB VBESAT 9V-0.7V 207K IBSAT 40 A
Pour tre sur qu'on aura saturation quelque soit le 2N1711 dont on dispose, il faut que I B soit > 120 A soit RB < 69 K . La condition de saturation devient alors :
IB IBSAT = ICMAX
Quand le transistor est fortement satur ; IB > IBSAT, on dfinit le facteur de saturation comme :
= IB I Bsat
Quand le transistor est satur, la quasi totalit de la tension VCC se trouve au borne de la rsistance de charge du collecteur. De ce fait, mme si le courant I C est important, il y a une faible dissipation de puissance au niveau du transistor car VCESAT reste trs faible (0.2V 0.3 V , peut atteindre 1V pour certains transistor si I C est trop important)
II-14
II.3.1 Temps de commutation

La figure 2.9 montre le profil des courants lors de la saturation et du blocage du transistor. td : temps de retard (delay) faible tr : temps de monte (rise) ton : temps de dblocage = td+tr ts : temps de stockage (storage) tf : temps de chute (fall) toff : temps de blocage. Le facteur prpondrant dans le temps de commutation d'un transistor est le temps de stockage tS. Quand le transistor est satur, et surtout s'il est fortement satur, un grand nombre de porteurs de charge est accumul dans la base du transistor. Au moment o VBE devient nulle ou ngative, ces porteurs stocks vont donner naissance un courant IB important dans le sens oppos, et ceci pendant tout le temps ncessaire pour vacuer toutes les charges se trouvant dans la base, cette dure est dite temps de stockage. IL n'y a pas de changement perceptible du courant Ic pendant cette priode.
Vbe V BESAT t VBEOFF IB I B1 t
I B2
t td tr t on
ts
tf
t off Fig. II-9 : Temps de commutation d'un transistor
Pour rduire tS, il faut choisir un courant de IB juste suffisant pour la saturation. Il ne faut pas qu'il soit beaucoup plus grand que IBSAT afin que le nombre de porteurs stocks dans la base ne soit pas trop important. Pour le 2N2222 : td=10 ns, tr=25ns, ts=225ns Exercice : Soit le montage de la fig. 2.10, donner une relation entre Rb et Rc pour que le transistor soit satur. La condition de saturation est I B
I CMAX =
Vcc
Rc Rb Ic C Ib B E
I BSAT
= ICmax
VCC RC
VCC - VCESAT RC
V -V IB = CC BESAT RB
VCC RB
d'o
Fig. II-10
RB <
MIN
. RC
II-15
II.3.2 Commande dynamique d'un transistor de commutation

Au repos, c..d. t < to, le transistor est satur, RB et Rc ont t choisies t.q. RB < MIN Rc VB = VBESAT 0.7V , Vc=VCESAT 0.2V La tension au borne du condensateur C est : Vca = VB - Ve = 0.7V - 0V = 0.7V A l'instant to- on a Ve=0V, Vco=0.7V, VB=0.7V A l'instant to+ on a Ve=E, Vco=0.7 VB=E+0.7 A l'instant to+, Vco est encore gale 0.7V car un condensateur ne peut pas se charger instantanment. A partir de to+ on se trouve avec une tension bien suprieure 0.7V au borne de la jonction Vbe ce qui provoque une augmentation trs importante du courant I B qui provoque une charge trs rapide de la capacit C et on se retrouve trs vite l'tat statique Ve=E, VB=0.7V . Vi L'tat transitoire n'a pas chang l'tat du transistor car IB augmentant, n'a fait que E renforcer la saturation. A l'instant t1, Ve repasse 0, la capacit transmet le front de tension sur la base qui voit t0 VB sa tension passer 0.7V-E < 0, le transistor se bloque, La capa se trouve en prsence du circuit 0.7+E si dessous,
Vcc Rb C I B
0.7-E 0.7
Vcc Rc Rb Ic Vca Ib Ve C B E C
Ve E t to t1
Fig. II-11 : commande dynamique
t1 Vcc
t2 t3 Vc
Vcc
elle se charge vers la tension Vcc selon l'quation suivante : (origine des temps en t1)
t
VB(t) VCC - (VCC
E 0.7)e
0.2
t
Fig. II-12 : Commande dynamique d'un transistor
A l'instant t2, VB commence devenir suprieure zro, la jonction VBE commence conduire IB augmente Ic augmente VCE commence diminuer (doucement) . A l'instant t3, VBE atteint 0.7V, le transistor se sature, VCE "tombe" 0.2V et VBE se stabilise 0.7V, tout le courant achemin par RB passe dans la base du transistor, la capacit s'arrte de ce charger, et on se retrouve l'tat initial. Si on ne tient pas compte du flchissement de la courbe de charge dans l'intervalle [t 2,t3], la dure T de l'impulsion recueillie sur le collecteur peut tre calcule en posant VB(T)=0.7 soit : T T VCC 0.7 RB C RB C VCC -(VCC E 0.7)e 0.7 e VCC E 0.7
RBC Ln
VCC E 0.7 VCC 0.7
II-16
Si VCC=E et si 0.7V est ngligeable devant VCC :
T = RB C Ln 2
II.3.3 Application : Multivibrateur Astable

Il est reprsent sur la figure 2.13. R B et RC sont choisies telles que RB < RC. A la mise sous tension, un des deux transistor se sature le premier (on supposera que c'est Q1) car le montage ne peut jamais tre parfaitement symtrique, Le front de tension ngatif du au passage 0.2 V de la tension VCE est transmis sur la base de l'autre transistor, la tension VBE de celui ci devient ngative provoquant son blocage. Q1 satur , Q2 bloqu, C2 se charge travers RB2 (fig. 2.13), VB2 augmente exponentiellement avec la constante de temps RB2C2, au moment o elle atteint 0.7V, Q2 se sature , VC2 passe de VCC 0.2V, C1 transmet se front de tension sur B1, VB1 devient ngative, Q1 se bloque, C1 se charge travers RB1, VB1 augmente exponentiellement avec la constante de temps RB1C1, au moment o elle atteint 0.7V, Q1 se sature , VC1 passe de VCC 0.2V, C2 transmet se front de tension sur B2, VB2 devient ngative, Q2 se bloque et le cycle recommence. Comme l'indique la figure 2.13, Le multivibrateur astable est un oscillateur, il dlivre deux signaux carrs en opposition de phase sur les collecteurs des transistors. La priode T=T1+T2 de ces signaux peut tre calcule ainsi : Charge de C1 : V(0) = 0.7-Vcc+0.2, V = Vcc, V(T1) = 0.7 (front = Vcc-0.2)
V(t) = Vcc-(Vcc+Vcc-0.9)exp(-t/RB1C1)
T1 RB1C1 Ln 2Vcc-0.9 RB1C1 Ln2 Vcc 0.7
T2 RB2C2 Ln 2Vcc-0.9 RB2C2 Ln2 Vcc 0.7
T = (RB1C1+RB2C2) Ln 2
Si RB1 = RB2 = RB et C1 = C2 = C :
T = 2 RBC Ln 2
II-17
Vcc
VB1
t
Rc1
Rb1
Rb2
Rc2 VC1
Q1 C1 C2
Q2
t T1
V B2 Vcc
T2
Rb2 VC2 ~0.2V Q1 C2

t
Fig. II-13 : Multivibrateur Astable
II-18
II.4 Transistor MOS enrichissement

Grille metallique
D
Isolant Oxyde de silicium
n p
substrat (body)
Fig. II-14 : MOS canal n enrichissement
Si VGB=0, quelque soit la tension drain source, le courant drain - source est nul car il y aura toujours une des deux jonctions drain - substrat ou source - substrat qui sera bloque. Si on applique une tension VGB positive, les porteur minoritaires qui se trouvent dans le substrat (p) sont attirs par la grille pour former un canal (n) conducteur qui va relier le drain la source et si VDS est non nul, un courant ID circulera entre le drain et la source. La figure Fig. II-15 illustre les conditions de blocage et de conduction d'un MOS enrichissement.
Canal n
D G B S
Canal p
D G B S
ID
ID
V TH VGS < VTH VGS >> VTH OFF ON
VGB VGS > VTH
V GB V TH OFF ON
VGS << VTH
Fig. II-15 : Caractristiques d'un MOS
II.4.1 Commutateur analogique (porte analogique)

C = 1 (VC = Vdd), = 0 (V =VEE) Q1 et Q2 sont tous les deux conducteurs, (Q1 : canal n, Q2 : canal p). La sortie analogique Vsa est relie l'entre analogique Vea par une faible rsistance ( RDSON ) de quelque dizaines d' . Vea C = 0 ( = 1) le deux transistor sont bloqus et la sortie analogique est compltement dconnecte de l'entre analogique.
C Q2
VDD VSS
Vsa
Q1
C Pourquoi deux transistors en parallle ? Fig. II-16 : commutateur analogique La largeur du canal de conduction dans un transistor MOS ne dpend seulement de la tension Grille-substrat VGB (c'est le cas dans la partie centrale du transistor), elle dpend aussi des tensions Grille-source et grille-drain vers les extrmit du transistor. Prenons par exemple un MOS enrichissement conducteur (VG = 10 V, VS=0, VB=0 VD=0), le champ lectrique dans l'oxyde a la mme intensit partout et le canal de conduction est uniforme sur toute sa longueur (fig. 2.18a). Si on augmente la tension du drain, la tension V GD diminue ainsi que le champ dans la rgion voisine du drain, il en rsulte un rtrcissement du canal dans cette rgion (fig. 2.18b) et donc une augmentation de sa rsistance.
II-19
Le fait d'utiliser deux transistors complmentaires dans une porte analogique, la variation de la tension d'entre analogique Vea n'influe pas sur la rsistance de conduction du commutateur car, l'augmentation de rsistance d'un transistor est compense par la diminution de celle de l'autre. Vg > 0 V > 0 Vg > 0
D
S (a) p n
D n (b)
S n p
D n
B
Fig. II-17 : canal d'un transistor MOS polaris
II.5 Amplificateur oprationnel

Bien que l'ampli-op ne soit pas un composant discret de commutation, son fonctionnement non linaire justifie qu'on en parle dans ce chapitre.
II.5.1 Fonctionnement en boucle ouverte, COMPARATEUR

Pour |Vi| < Vth l'ampli-op fonctionne en linaire : Vo = ABO Vi , ABO > 105 Pour |Vi| > Vth l'ampli-op fonctionne en non linaire (ou en saturation) : Vi > V soit V+ - V- > V Vo=V
th th OH
Vo V OH V Abo V Vi= V - V VOL Vo
-Vth Vth
Vi
Vi < Vth soit V+ - V- < Vth Vo=VOL Essayons de voir quel est l'ordre de grandeur de V th. Pour Vi = Vth, Vo = VOH = ABO Vth L'ampli tant aliment au maximum entre +15V, -15V, et si on tient compte des tensions de dchet on a VOH de l'ordre de 13V:
Vo
Vcc
Fig. II-18 : Ampli-op en boucle ouverte
VOH
Vi
V OL
Vee
VOH ~ 13V Vth = 13/105 = 0.130 mV Vth tant trs faible, on peut idaliser la caractristique, fig. 2.20, et dire : Vi > 0 soit V+ > VVi < 0 soit V+ < VVo=VOH Vo=VOL
Fig. II-19 : Caractristique idalise
II-20
II.5.2 Fonctionnement en comparateur seuil unique

V+
Vref Vo
V-
Vo
Fig. II-20 : Illustration de l'utilisation d'un Ampli op en comparateur
On observe sur la figure que si le signal d'entre V+ comporte un brouittage indsirable, le signal de sortie en tiendra compte et sera inutilisable dans la majeure partie des cas.
II.5.3 Fonctionnement en contre raction positive

L'utilisation de l'Ampli-Op avec contre raction positive, a l'avantage de prsenter deux seuils de basculement. Le trigger de Schmitt est la configuration contre raction positive la plus courante.
Vo
Vi Vo
Voh
Vs1
Vs2
Vi
R1 R2
Vol
Vref
Fig. II-21 : Trigger de Schmitt Fig. II-22 : Rponse d'un trigger de Schmitt
II-21
Vi Vs1
Seuil de comparaison
Vo = VOH R2 V VOH R1 R 2 Vo = VOL R2 V VOL R1 R 2

t
R1 Vref R1 R 2
VS1
Vs2 Vo VOH
R1 Vref R1 R 2
VS2
Si Vref=0 et VOL = -VOH : VS1 = -VS2. La courbe de la fig. 2.22b est symtrique par rapport zro.
t
VOL
Fig. II-23 : Fonctionnement d'un trigger de Schmitt
On remarque sur la fig. 2.23 que ce montage est insensible aux signaux parasites. Il est donc bien adapt la mise en forme d'un signal numrique affaibli et bruit durant une transmission par exemple. Les seuils seront choisis tels que VS1-VS2 soit suprieure
l'amplitude crte crte du bruit. Remarque : Avec la contre raction positive, il est impossible de faire fonctionner l'Ampli-Op dans la zone linaire, le basculement de la tension de sortie est quasi instantan. Prenons un exemple : Donnes : Vcc = 15V, Vee = -15V, VOH = 15V, VOL = -15V, Vref =0, R1 = R2 , Abo = 106 Zone linaire : [ -15V , +15 V ] Etat initial : V- = -7.5V + 16 V Vo = VOL = -15V V+ = -7.5V Ve = V+ - V- = -16 V Si on augmente Ve de 2 V pour essayer d'aller dans la zone linaire V- = -7.5V + 14 V Ve = -7.5V +7.5V -14 V = -14 V Vo = 106 . -14 V = -14 V Sans contre raction positive, tout s'arrte dans cet tat, mais "grce" la contre raction, on a : V+ = Vo / 2 = -7 V Ve = -7V +7.5V -14 V = 0.5V - 14 V >> 15 V Vo = VOH = +15V Cet tat est stable car maintenant V+ = 7.5V Ve = 7.5V +7.5V -14 V 15V >> 15 V V-=-7.5V+14vVe=-14VVo=-14VV+=-7VVe 0.5V Vo=+15VV+=+7.5VVe 15V Vo=+15V
Vo 15V
-15V-14V -16V
Ve 15V 0.5V 15V
-14V -15V
Fig. II-24 : acclration de la commutation par la contre raction positive
II-22
II.5.4 Application : Multivibrateur astable

Vo R
Vo
Vc(V-)
Vseuil(V+)
VOH VS1 t2 t1 R1 VS2 VOL

Fig. II-25 : Multivibrateur Astable
R2
Pour simplifier on considre que VOL = -VOH et Vref=0 d'o : R2 VS1 VS2 V R1 R2 OH Supposons qu' la mise sous tension, la capacit est dcharge et Vo = VOH, on a donc V-=0 et V+=VS1. La capacit se charge avec la constante de temps RC. (Il est inutile de rappeler que les impdances d'entre de l'ampli-op sont supposes infinie). Vc = V- augmente, au moment (t1) o elle dpasse V+=V1S, Vo passe VOL, V+ passe VS2, la capacit se dcharge vers VOL avec la constante de temps RC, au moment (t2) o elle passe en dessous de V+=VS2, Vo passe VOH, La capacit commence se charger vers VOH et le cycle recommence. Si on prend l'origine des temps en t1 on a:
Vc VOL (VOL VS1 )e
t RC
VOL 1
R1 2R2 e R1 R2
t RC
A l'instant t2=T/2 on a :
Vc T 2 VS2
R1
R2 R 2R2 VOL VOL 1 1 e R1 R2 R1 R2

T 2 RC
T 2RC
( R1 2 R 2 ) e
T 2RC Ln
Si R1=R2 On a VS1=-VS2=VOH / 2 et :
R1 2R2 R1
T 2RC Ln 3
II.6 Le Timer 555

Le 555 est un petit circuit intgr qui peut tre utilis soit en gnrateur dimpulsion (monostable) soit en gnrateur dhorloge (Astable). Son schma bloc est le suivant.
II-23
Vcc 8
R Seuil 6 R 2 Dclanchement R
3 7
Sortie Dcharge
4 RAZ
Fig. II-26 : Schma bloc dun Timer 555
Son fonctionnement peut tre rsum dans le tableau suivant CAS 1 2 3 4 V2 < 1/3 Vcc > 1/3 Vcc > 1/3 Vcc < 1/3 Vcc V6 < 2/3 Vcc < 2/3 Vcc > 2/3 Vcc > 2/3 Vcc R L L H H S H L L H Q H Qp L T Bloqu Inchang ON Interdit
II.6.1 Utilisation en monostable

Si on monte le 555 comme le montre la figure ci dessous et on applique sur son entre de dclenchement le signal Ve indiqu, son fonctionnement est le suivant : Au dpart, le transistor T est ON, la capacit est dcharge, Vc = V6 = 0 A l'instant t1, V2 passe une valeur infrieure 1/3 Vcc, on se trouve dans le cas 1, le transistor se bloque, la capacit commence se charger travers R. A l'instant t2, V2 repasse Vcc, deux scnarios sont alors possibles :
a) La dure de l'impulsion Ve est suprieure RC, la tension au bornes de la capacit atteint 2/3 Vcc l'instant t' < t2 , donc l'instant t2, on se trouve dans le cas 4, les rsultats ne peuvent tre prvus, ce cas est prohib .
V2
t1
t' t2 Vc
b) L a dure de l'impulsion Ve est faible, (infrieure RC), on se trouve dans le cas 2, ( V2=Vcc > 1/3 Vcc et V6 < 2/3 Vcc), la situation reste inchange, T reste bloqu et la capacit continue de se charger. l'instant t2, la tension au bornes de la capacit devient suprieure 2/3 Vcc, on se trouve dans le cas 3, le transistor conduit est la capacit se dcharge instantanment , la tension ses
II-24
bornes passe aussitt en dessous de 2/3 Vcc et on se retrouve l'tat initial ( cas 2) : V2=Vcc, Vc 0, T conducteur. Si une autre impulsion similaire se prsente sur l'entre 2, le phnomne se rpte gal lui mme et on recueillera une impulsion carr de dure T=t3-t1 sur la sortie.
Ve
8 Vcc Ve 6 7 1 2 4
Vcc
Vs 3
C
Fig. II-27 : 555 utilis en monostable
Calculons la dure de l'impulsion T. L'quation de la charge de la capacit est :

VC ( t ) V (V V 0 )e
t RC
V cc 1 e
T RC
t RC
VC ( T )
2 V 3 CC
V CC 1 e
T
Ve
Vcc 2/3Vcc 1/3Vcc
RC Ln(3)
Vs
Vcc
t1 t2
Vc
2/3Vcc
t1 T
t3
Fig. II-28 : Signaux d'un monostable base de 555
II-25
II.6.2 Fonctionnement en ASTABLE

Condition initiale : C dcharge. V6=0, V2=0, on est dans le cas 1, le transistor est bloqu. La capacit se charge travers Ra+Rb. A l'instant t1, on passe dans le cas 2, la situation reste inchange, la capacit continue de se charger. A l'instant t2, on passe dans le cas 3, le transistor conduit et se sature cause de la chute de tension dans Ra, C se dcharge alors dans Rb. A l'instant t3, On passe de nouveau dans le cas 1, le transistor se bloque, la capacit se charge travers Ra+Rb et le cycle recommence.
Vs
Vcc
8 2 6 1
Vs 3 7 Rb
Ra
C
Fig. II-29 : Astable 555
Calculons la priode du signal de sortie : Charge de la capacit :
T1
T2
Vcc 2/3Vcc 1/3Vcc t1 Vc
VC ( t )
V cc 1
2 e 3
( Ra
t R b )C
t t2 t3 t4
Fig. II-30 : Signaux d'un Astable 555
T1
VC ( T1 )
2 V CC 3
V CC 1 e
( R a R b )C
T1
Dcharge de la capacit
(R a + R b )C Ln(2)
VC ( t )
2 V cc e 3
t R bC
VC ( T 2 )
2 V cc e 3
T2 R bC
1 V cc 3
T2
R b C Ln(2)
(R a + 2R b )C Ln(2)
III-26
III LES FAMILLES DES CIRCUITS LOGIQUES

Les circuits intgrs Numriques (logiques) sont classs suivant leur technologie de fabrication. Les familles logiques principales sont : Les familles bipolaires : Elles sont fabriques base de transistors bipolaires. La plus rpandues d'entre elles est la famille TTL (Transistor Transistor Logic) qui possde de nombreuses variantes. Les familles CMOS : Elles sont fabriques base de transistor CMOS. Les familles BiCMOS : Ces familles combinent les avantages des technologies Bipolaires et CMOS. Les familles Low Voltage : Ce sont des familles CMOS ou BiCMOS fonctionnant avec une faible tension d'alimentation.
Une famille logique est caractrise par ses paramtres lectriques : La plage des tensions dalimentation et la tolrance admise sur cette valeur, La plage des tensions associe un niveau logique, en entre ou en sortie, Les courants pour chaque niveau logique, en entre ou en sortie, Les courants maximums que lon peut extraire ou injecter dans une porte logique en entre ou en sortie, cette caractristique sera souvent dsigne par driving capability La puissance maximale consomme qui dpend souvent de la frquence de fonctionnement. Les performances dynamiques principales comme le temps de monte (transition bas haut) et de descente (transition hautbas) des signaux en sortie dune porte, Les temps de propagation dun signal entre lentre et la sortie dune porte logique. Cette caractristique ainsi que les temps de monte/descente dfinissent la vitesse de fonctionnement d'une porte. La raison de l'existence d'un nombre important de familles logiques, est qu'il est difficile de concevoir une porte logique qui a, la fois, de trs bonnes performances en consommation, vitesse, driving capability et d'immunit au bruit.
III.1 Notations (abrviations de termes anglo-amricains)

Tensions : VCC : tension nominale dalimentation, VIH : tension dentre au niveau logique haut (Input High), VIL : tension dentre au niveau logique bas (Input Low), VOH : tension de sorti e au niveau logique haut (Output High), VOL : tension de sortie au niveau logique bas (Output Low). Courants : (par convention, les courant entrant sont compts positifs, et les sortant ngatifs) ICC : courant dalimentation (suivant les conditions dutilisation de la porte), IIH : courant dentre au niveau logique haut, IIL : courant dentre au niveau logique bas, IOH : courant de sortie au niveau logique haut, IOL : courant de sortie au niveau logique bas.
III-27
I IL
Vcc Vcc
I IH VIH I OH VOH I IH
I IL ICC I OL VOL I IL
VIL I IL
Fig. III.1 : Illustration de la nomenclature
III.2 Model fonctionnel simplifi d'une porte logique

Quelque soit sa famille logique, une porte logique peut tre reprsente par le model suivant :
Vcc
Vi1 Vi2 Logique Vin
H Vo L
Fig. III.2 : model fonctionnel d'une porte logique
Selon la fonction logique ralise par la porte et la configuration des entres, le bloc logique dtermine la commande des deux commutateurs H et L, 3 configurations sont possibles : L ferm, H ouvert, La sortie est au niveau bas Vo = VOL niveau logique "0" L ouvert, H ferm, La sortie est au niveau haut Vo = VOH niveau logique "1" L ouvert, H ouvert, La sortie est isole Vo = VOZ niveau logique "Z" = haute impdance L ferm, H ferm, Cet tat est interdit car il correspond un court-circuit entre Vcc et la masse
III.3 Nomenclature commerciale des circuits

Malheureusement, il n'y a pas de nomenclature standard adopte par tous les constructeurs. La nomenclature suivante est actuellement la plus utilise, elle comporte 10 champs, mais le plus souvent on n'utilise que 3 ou 4 champs : Exemple :
1 SN 2 74 3 LVC 4 H 5 16 6 2 7 244 8 A 9 DGG
1. Standard Prefix
III-28
2.
3.
4.
5.
6.
Exemple : SN Circuit standard sans spcification particulire Example: SNJ - Conforms to MIL-PRF-38535 (QML) Plage de temprature o 54 Srie militaire o 74 Srie Commerciale Famille o ABT - Advanced BiCMOS Technology o ABTE - Advanced BiCMOS Technology/Enhanced Transceiver Logic o AC/ACT - Advanced CMOS Logic o AHC/AHCT - Advanced High-Speed CMOS Logic o ALB - Advanced Low-Voltage BiCMOS o ALS - Advanced Low-Power Schottky Logic o ALVC - Advanced Low-Voltage CMOS Technology o AS - Advanced Schottky Logic o AVC - Advanced Very-low-voltage CMOS o BCT - BiCMOS Bus-Interface Technology o CBT - Crossbar Technology o CBTLV - Low-Voltage Crossbar Technology o F - F Logic o FB - Backplane Transceiver Logic/Futurebus+ o FIFO - First-In First-Out Memories o GTL - Gunning Transceiver Logic o GTLP - Gunning Transceiver Logic Plus o HC/HCT - High-Speed CMOS Logic o HSTL - High-Speed Transceiver Logic o LS - Low-Power Schottky Logic o LV - Low-Voltage CMOS Technology o LVC - Low-Voltage CMOS Technology o LVT - Low-Voltage BiCMOS Technology o S - Schottky Logic o SSTL - Stub Series-Terminated Logic Special Features o Blank = No Special Features o D - Level-Shifting Diode (CBTD) o H - Bus Hold (ALVCH) o R - Damping Resistor on Inputs/Outputs (LVCR) o S - Schottky Clamping Diode (CBTS) Bit Width o Blank = Gates, MSI, and Octals o 1G - Single Gate o 8 - Octal IEEE 1149.1 (JTAG) o 16 - Widebus(16, 18, and 20 bit) o 18 - Widebus IEEE 1149.1 (JTAG) o 32 - Widebus+(32 and 36 bit) Options o Blank = No Options o 2 - Series-Damping Resistor on Outputs o 4 - Level Shifter o 25 - 25- Line Driver
o o
III-29
7. Function : c'est le numro du circuit proprement dit o 00 - Porte Nand o 244 - Noninverting Buffer/Driver o 374 - D-Type Flip-Flop o 573 - D-Type Transparent Latch o 640 - Inverting Transceiver 8. Device Revision o Blank = No Revision o Letter Designator A-Z 9. Packages o D, DW - Small-Outline Integrated Circuit (SOIC) o DB, DL - Shrink Small-Outline Package (SSOP) o DBB, DGV - Thin Very Small-Outline Package (TVSOP) o DBQ - Quarter-Size Outline Package (QSOP) o DBV, DCK - Small-Outline Transistor Package (SOT) o DGG, PW - Thin Shrink Small-Outline Package (TSSOP) o FK - Leadless Ceramic Chip Carrier (LCCC) o FN - Plastic Leaded Chip Carrier (PLCC) o GB - Ceramic Pin Grid Array (CPGA) o GKE, GKF - MicroStar BGA Low-Profile Fine-Pitch Ball Grid Array (LFBGA) o HFP, HS, HT, HV - Ceramic Quad Flat Package (CQFP) o J, JT - Ceramic Dual-In-Line Package (CDIP) o N, NP, NT - Plastic Dual-In-Line Package (PDIP) o PAG, PAH, PCA, PCB, PM, PN, PZ - Thin Quad Flat Package (TQFP) o PH, PQ, RC - Quad Flat Package (QFP) o W, WA, WD - Ceramic Flat Package (CFP)
III.4 Famille TTL (Transistor Transistor Logique)

Normalement, un designer de systmes logique n'a nul besoin de connatre de la manire approfondie la structure interne dun composant pour pouvoir le mettre en oeuvre de faon efficace, les notices techniques dlivrent toutes les informations ncessaires la meilleure mise en oeuvre. Mais si on dsire apprhender le comportement exact dune porte logique , les paramtres externes fournis par le constructeur ne suffisent plus, il faut entrer au cur de la structure pour comprendre le fonctionnement exact. Dans ce paragraphe, nous allons tudier en dtail le circuit de base de la famille TTL standard, Nous ne pouvons malheureusement pas le faire pour touts les familles logiques.
III.4.1 Variantes de la famille TTL

La famille TTL a beaucoup volu depuis son apparition la fin des annes 60. Elle a donn naissance plusieurs sous familles, en voici le champ famille de la nomenclature commerciale : Blanc : TTL Standard, c'est la premire srie, n'est pratiquement plus utilise. Consomme 10 mW pour un dlai de 10 ns H : TTL srie High speed : plus rapide mais consomme plus. N'est plus utilise de nos jours. (22 mW pour 6 ns) L : TTL srie Low power : Consomme peu mais trs lente. Sa structure est identique celle de la srie standard, amis elle fait appel des valeurs de rsistances plus leves. N'est plus utilise de nos jours. (1 mW pour 33 ns)
III-30
S : TTL srie (Schottky) : Amliore les performances par l'utilisation de diodes et de transistors Schottky. En voie de remplacement par la srie AS et la srie F. (19 mW pour 3 ns). LS : TTL srie (Low power Schottky) : C'est une variante peu gourmande de la srie S. C'est une variante fortement utilise. En cours de remplacement par la srie ALS. (2mW pour 10 ns) ALS : TTL srie (advanced Low power Schottky) : C'est une version amliore de la srie LS. C'est probablement la srie des prochaines dcennies. Elle amliore dans un rapport de 2 les performances de la srie LS (1mW pour 4 ns). AS : TTL srie (Advanced Schottky) : C'est la srie la plus rapide de la famille TTL. Son utilisation demande beaucoup de prcaution. (8.5 mW pour 1.5 ns). F : TTL srie (Fast) : Plus rapide que la srie LS et consomme moins que la srie S. A les mmes rgles d'utilisation que la srie S.
III.4.2 Alimentation et temprature de fonctionnement :

Alimentation 5V 5% [ 4.75 - 5.25 ] 5 V 10 % [ 4.5 - 5.5 ] Temprature [ 0C - 70C ] [ -55C - 125C ]
Famille civile : 74 Famille militaire : 54
En logique TTL la tension d'alimentation doit tre bien stabilise, elle doit pouvoir accepter les appels brusques de courant. Les pointes de courant se produisent quand plusieurs circuits changent d'tat en mme temps. Pour aider l'alimentation suivre les variations instantanes de courant, des condensateurs jouant le rle de rservoirs donc de filtres sont placs le plus prs possible des circuits afin de fournir les courants instantans liminant ainsi les pointes de tension. Des condensateurs au tantale sont fabriqus spcialement pour cet effet.
III.4.3 Srie TTL standard

Vcc=5V R2 1.6K
R1 4K
R4
B3 B1 B2
Q3 Q2 D3 Q4
Vi
Q1
C 1 B4
V o
R3 1K
Fig. III.3 : Porte Nand SN7400
Le schma lectrique de la porte lmentaire de cette srie est illustr sur (Fig. III.3a). Cette porte possde une sortie qui a une structure dite totem-pole forme de R4, Q3, D3, et Q4, on verra par la suite que d'autre structure de sortie existent.
III-31
B Le transistor Q1 ne fonctionne pas en transistor car les deux jonctions de 1 l'metteur et du collecteur vont fonctionner en directe. Il est quivalent des diodes dont on a reli les anodes. III.4.3.1 Fonctionnement de la porte : Entre ltat bas Si lentre est l'tat bas = 0.2V, VB1 = 0.2+0.7=0.9V, Q2 ne peut conduire car il faudrait que VB1 soit de l'ordre de 2x0.7V pour faire conduire les deux jonctions V BC1 et VBE2 , Q2 bloqu VB4 = 0 donc Q4 bloqu. Q3 voit le circuit de la figure (Fig. III.4a), donc il conduit, la valeur de la tension de sortie ne peut tre dtermine avec prcision car on ne connat pas le gain du transistor Q3. On peut tout de mme en donner une valeur approche sachant que le courant de sortie est faible, le courant IB3 peut tre nglig, le seuil des jonctions (peu conductrices) est entre 0.5V et 0.6V :
Vo = VOH = 5 - 1.6k IB3 - 0.6 - 0.6 3.8V Entre ltat haut Si Vi = 5V la jonction VBE1 est bloque car les trois jonctions VBC1, VBE2 et VBE4 conduisent et imposent VB1=2.1V. Q2 et Q4 sont saturs. Q3 et D3 sont bloqus. Vo = VOL = 0,2V
Caractristique de transfert Voyons maintenant comment les chose se passent Quant on fait varier la tension dentre entre les 2 valeur prcedentes. Si les tensions d'entres Vi augmentent partir de 0. Vers vi= 0.6V, VB1 = 1.2V, Q2 commence conduire, Q4 ne peut conduire car V B4 0V , Q2 fonctionne en amplificateur de gain R2/R3=-1.6 et Q3 en metteur suiveur, la sortie suit VC2 deux seuils de jonction prs (Fig. III.4b). Q2 voit la valeur de la tension d'entre Vi son entre car : VB2 = VB1 - 0.6 = Vi + 0.6 -0.6 = Vi. Si Vi continue de monter, Vo va diminuer 1.6 fois plus vite, quand Vi atteint 1.2V, (Vo est de l'ordre de 2.8V) Q4 commence conduire mais il n'est pas encore satur, la jonction B E4 shunte la rsistance R3, le gain de l'ampli augmente et devient de l'ordre de 50. Si Vi continue d'augmenter, Vo va diminuer 50 fois plus vite, quand elle atteint 0.2V, Q4 se sature et Vo ne diminue plus, en ce moment on a VC2=0.2+2x0.6=1.4V, si Vi continue augmenter, VC2 continue diminuer et Q3 se bloque et ds que VC2 est de l'ordre de 0.7+0.2=0.9, Q2 se sature. La chute de la tension Vo de 2.8V 0.2 V est quasiment verticale, de ce fait quand elle est de l'ordre de 0.2V Vi est peine lgrement suprieure 1.2V et VB1 est de l'ordre de 1.8V, si Vi continue augmenter, VB1 ne peut continuer augmenter car elle voie les trois jonction BC 1, BE2 et BE4 donc la jonction BE1 se bloque et le courant d'entre qui tait sortant devient entrant (trs faible). La courbe de la figure (Fig. III.4c) illustre le fonctionnement dtaill ci-dessus. Rle de la diode D3 : Le rle de la diode D3 est d'assurer que le transistor Q3 soit bloqu quand le transistor Q4 est satur. En l'absence de cette diode, quand Q2 et Q4 sont saturs, on a V C2 = VBE4 = 0.7+0.2 = 0.9V, cette tension est largement suffisante pour faire conduire Q3 car on aura VBE3 = 0.9-0.2 = 0.7V, ill en rsultera un courant statique permanent traversant Q3 et Q4. Ce courant augmente inutilement la consommation de la porte sans en amliorer les performances.
III-32
Vcc=5V
Vcc=5V
Vo 4 3.8
pente -1.6
R2 1.6K
R4
R2 1.6K Q3 Vi
3 2.4 2
pente -50
Q3 D3
Q2
D3
Vo
1 0.4 Vi 0.8 1 2 (c) 3 4
Voh
R3 1K
(a)
(b)
Fig. III.4 : fonctionnement et caractristique de transfert d'une porte 7400
III.4.4 Niveaux logiques de la famille TTL Standard

De la caractristique de transfert prcdente, on peut dduire les valeurs suivantes : Entre VILmax = 1.2V VIHmin = 1.3V Sortie VOHmin = 2.8V VOLmax = 0.2V
Les constructeurs nous disent que pour s'assurer d'un bon fonctionnement mme dans les conditions les plus dfavorables (Temprature, alimentation, charge), avec une petite marge de scurit, il faut adopter les limites suivantes Entre VILmax = 0.8V VIHmin = 2.0V Sortie VOHmin = 2.4V VOLmax = 0.4V Garanties par le constructeur
A respecter
III.4.5 Immunit au bruit :

Vo1 3 Niveau haut
Niveau bas
Fig. III.5 : marge de bruit d'un signal TTL
Comme la tension d'entre 2 1 d'une porte n'est rien d'autre que Vi2 Vo1 la tension de sortie de la porte qui la prcde, on va dfinir la marge de bruit qui peut subsister sur la tension VOL sans que cela n'altre le fonctionnement normal. Etat bas : Dans le plus mauvais cas Vo1 est de 0.4 V, on sait que la porte 2 considre Vi2=Vo1 comme un niveau bas tant qu'elle infrieure 0.8V, donc un signal parasite de 0.4 V qui viendrait s'ajouter Vo1 n'altrerait pas le fonctionnement normal, ceci est la marge de bruit au niveau bas
III-33
VNL = 0.8 -0.4 = 0.4 V Etat haut : Au pire des cas Vo1 = 2.4V, la porte 2 considre Vi2=Vo1 comme un niveau haut tant qu'il est suprieur 2V, donc l aussi on peut tolrer un parasite de 0.4V sur Vo1 sans altrer le fonctionnement normal. VNH = 2.4 - 2 = 0.4 V L'immunit au bruit est donc : VN = 0.4 V
Vcc=5V
III.4.6 Courant d'entre Ii de la porte standard
III.4.6.1 Courant d'entre l'tat bas IIL R1 Le courant d'entre l'tat bas IIL sur une entre dpends comme on 4K peut le constater sur la figure ci-contre du nombre d'entre qui sont I1 relies au niveau bas. En effet le courant I1 qui circule dans la base du transistor Q1 se partage sur les entre qui sont relie un niveau bas. Vi1 Q1 VCC VB1 5 ( 0. 2 0. 6) Vi2 I1 mA 1. 05mA IIL R1 4k Fig. III.6 : circuit d'entre Si n entres sont relies au niveau bas, le courant I IL sur une entre est I1/n. Les constructeurs nous assurent que dans le cas le plus dfavorable le courant I IL ne peut dpasser 1.6 mA. (IILmax = - 1.6 mA ; le (-) indique que le courant est sortant) IILmax = 1.6 mA III.4.6.2 Courant d'entre l'tat haut IIH Si une entre est relie un tat haut, la jonction BE luit correspondant est bloque, donc le courant d'entre n'est rien d'autre que le courant inverse d'une jonction qui on le sait, trs faible mais dpend beaucoup de la temprature. Les constructeurs nous assurent que dans le cas le plus dfavorable le courant I IH ne peut dpasser 40 A. IIHmax = 40 A
III.4.7 Courant de sortie Io de la porte standard

III.4.7.1 Courant de sortie l'tat bas IOL I Le courant de sortie IOL est inject dans la porte par les autres portes qui lui sont connectes ou par une ventuelle I charge rsistive relie Vcc comme cela est illustr sur la figure IOL I 3.5. Pour les valeurs faibles de IOL, la tension de sortie VOL est de Q4 l'ordre de 0.2V. si on augmente IOL, VOL augmente aussi. Sachant Vol que la valeur max tolre de VOL est 0.4V , il ne faut pas injecter I un courant IOL trop important qui fasse dpasser cette valeur. Fig. III.7 : courant de sortie l'tat bas Les constructeurs nous assurent que dans les conditions les plus dfavorables VOL reste infrieure 0.4V tant que IOL est infrieur 16 mA.
IL IL IL IL
III-34
IOLmax = 16 mA III.4.7.2 Courant de sortie l'tat haut IOH Vcc=5V Quand la sortie est au nivaux haut, la porte fournit le courant de sortie IOH aux circuits qui lui sont connects et une R2 I R4 1.6K charge rsistive ventuelle relie la masse. I Dans le cas d'un fonctionnement normal o la charge n'est constitue que de portes logiques de la mme famille, le Q3 I courant IOH reste trs faible et la tension VOH reste bien D3 I Voh suprieure VOHmin. Les constructeurs recommandent la valeur : I IOHmax = 0.4 mA ce qui garantit que les conditions, VOH reste > VOHmin tant que Fig. III.8 : courant de sortie l'tat haut IOH 0.4 mA. Dans le cas d'une charge rsistive, il faut faire attention car quand I OH augmente, VOH diminue et peut descendre en dessous de VOHmin et de ce fait ne sera plus utilisable d'un point de vue LOGIQUE. Si on observe la courbe A2 (du constructeur) qui illustre la variation de VOH en fonction de IOH, on s'aperoit que la valeur de 0.4mA est vraiment trop confortable alors qu'on peut demander la porte un courant bien plus important ( 8 mA) avant que la tension VOH ne descende en dessous du seuil autoris (2.4 V) .
IH IH IH OH IH
III.4.8 Sortance (Fan out)

La sortance est le nombre maximum de portes de la mme famille que l'on peut connecter la sortie d'une porte sans que les dbits de courant n'altrent les valeurs de la tension de sortie, VOH doit rester suprieure VOHmin = 2.4V et VOL doit rester infrieure VOLmax = 0.4V. C'est surtout l'tat bas de la sortie qui va limiter la sortance, I OLmax = 16 mA, chaque porte connecte apporte IILmax = 1.6 mA (voir Fig. 3.5) ce qui donne une sortance de 10. Quand la sortie est l'tat haut, le courant de sortie maximum sera I OH = 10 x IIHmax = 10 x 40 A = 0.4 mA, c'est la valeur recommande par les constructeurs mais on est loin du courant de sortie critique (8 mA) tel que le montre la courbe A2.
III.4.9 Courant de court circuit

C'est le courant IOS (Short circuit Output Curent) qui est fournie par une sortie normalement l'tat haut et qui t court-circuite la masse. Ce courant peut tre important et peut dtruire le circuit si on n'y prend pas garde. Les constructeur recommandent de ne pas mettre plus d'une sortie en court-circuit par botier et pour certaines sries comme la srie LS, le court-circuit ne doit pas durer plus d'une seconde.
III.4.10
Courant d'alimentation et puissance consomme
Le courant que fournit l'alimentation un botier est not Icc, il permet de calculer la puissance consomme par ce circuit. Ci le botier contient plusieurs portes et on s'intresse au courant consomm par une seule porte, il faut diviser par le nombre de portes contenues dans le botier. Pour le botier 7400, la valeur typique de I CCH (sortie l'tat haut) est 4 mA ce qui fait 1mA par porte, et la valeur typique de ICCL (sortie l'tat bas) est 12 mA soit 3 mA par porte. La puissance moyenne dissipe par une porte est donc :
III-35
P 1mA 3mA 5V 10mW 2
Il faut remarquer que le courant consomm prsente des pics pendant les transitions de la sortie, ceci est d au fait que les transistors Q3 et Q4 vont conduire tous les deux pendant un trs court instant, il en rsulte une circulation de courant dans le totem-pole, elle est heureusement limite par la rsistance R4. La consquence de ces pics de courant est une lgre augmentation de la consommation avec l'augmentation de la frquence des transitions. Ce phnomne est comme on va le voir beaucoup plus marqu chez la famille CMOS.
III.4.11
Temps de propagation
Entre
tPHLtyp = 8ns tPHLmax = 15 ns tPLHtyp = 12ns tPLHmax = 22 ns le temps de propagation moyen est : tp = 10 ns
Sortie
PHL
t PLH Fig. III.9 : Temps de propagation
Fmax
1 TPLH TPHL
1 20ns
50MHz
III.4.12
Portes sortie collecteur ouvert (OC : Open Collector)

Vcc=5V
La figure Fig. III.10 montre une porte sortie collecteur ouvert, l'tage de sortie se rduit au transistor Q4, la partie R2 R1 suprieure du totem-pole a t supprime. 1.6K 4K Pour assurer un niveau logique 1 en sortie, il faut Vo complter la polarisation de Q4 par une rsistance de tirage Vi1 Q2 Q1 Vi2 VCC (pull up resistor) Q4 Ces portes ont l'avantage de pouvoir piloter des charges D2 D1 R3 externes quand la tension et le courant de sortie d'une 1K porte normale ne suffisent plus pour le faire. Sur Fig. III.11, la tension d'alimentation de la charge VL peut tre suprieure 5V et le courant IL peut tre plus important Fig. III.10 : Porte Nand sortie collecteur ouvert que le courant de sortie maximum d'une porte TTL sortie totem-pole. Une deuxime application de ces portes est la V cc possibilit de raliser ce qu'on appelle un ET cbl sans VL recours l'utilisation d'une porte ET supplmentaire. RL Cette structure (Fig. III.11) ne prsente aucun risque de RL circulation de courant d'une porte vers l'autre car une A S IL porte OC ne peut que recevoir du courant en sortie. On vrifie facilement que cette structure ralise la fonction B Fig. III.11 : pullup resistor Fig. III.12 : ET cabl S= A . B car on ne peut avoir un niveau haut en S que si les deux transistors de sortie sont bloqus soit un niveau haut sur les deux sorties A et B.
III.4.13
Porte sortie 3 tats (tri-state)
III-36
Ces portes prsentent en plus des deux niveaux logiques classiques dits basse impdance, un 3me tat o la sortie est haute impdance "HZ", les deux transistors du totem-pole sont bloqus. Une porte trois tats possde en plus des entres logiques classiques une entre supplmentaire (Fig. III.13) qui permet de mettre la sortie en HZ. Le schma de la figure Fig. III.14 montre le principe d'une porte Tri-state : Si Vc = "L", Q5 bloqu, la porte fonctionne en porte NAND classique. Si Vc = "H", Q5 satur, VC2 = 0.2V, La jonction base collecteur de Q2 conduit, VB2=0.7+0.2=0.9, la jonction base metteur conduit aussi, Q2 ne fonctionne pas en transistor, les deux jonctions conduisent dans le sens direct, il en rsulte : - VB3 = 0.2 V Q3 bloqus, - VB4 = 0.2V Q3 bloqus La sortie est donc isole, = haute impdance..
R1 4K
"L"
"H" HZ Fig. III.13 : Portes 3 tats
HZ
Vcc=5V
R2 1.6K
R4
Q3
Vi1 Vi2 Vc
D1 D2
Q1
Q2
Q5
D3
Vo
Q4 R3 1K
Fig. III.14 : Porte Nand Avec sortie 3 tats
III.4.14
Porte entre Trigger de Schmitt

Vo 4 3 2 1 Vi 0.4 0.8 1.2 1.6 2
Fig. III.15 : courbe de transfert d'un trigger de schmitt TTL
Ces portes prsentent deux seuils de basculement comme le montre Fig. Fig. III.15. Grce une structure de contre raction positive les basculements sont quasiment instantans. Les portes trigger de Schmitt trouvent de nombreuses applications comme la mise en forme des signaux, retardateur d'impulsions, largisseur d'impulsions, oscillateurs...
III.4.14.1
Retardateur d'impulsion
III-37
R=100k
Ve
C=100n F
Vs
Calculer la dure
introduite par le retardateur
1.6 0.8
Fig. III.16 : retardateur d'impulsion
III-38
III.4.15
Variante TTL Schottky ou TTL-S
La diode Schottky est une diode jonction mtal semi-conducteur, elle a un seuil de conduction de 0.3V et un temps de commutation trs faible. Elle possde la proprit de limiter laccumulation des porteurs de charges au voisinage de la jonction PN. Les temps de changement dtat (passant -bloqu et bloqu-passant) sen trouvent donc Vcc=5V fortement diminus. Son utilisation comme diode de R2 R6 dsaturation des transistors amliore R1 nettement les performances temporelles. Un 2.8K Q3 transistor Schottky est un transistor sur lequel Q4 on a rajout une diode Schottky en // sur la Q1 Q2 jonction base collecteur. R5 3.5k Vo Quand le transistor tend vers la saturation, VBE=0.7V et VCE diminue vers 0.2V, ds qu'elle Vi1 Q6 atteint 0.4V, la diode Schottky conduit et Vi2 R3 R4 freine la saturation par un effet de contre D1 D2 raction ngative car, si la saturation Q5 continue, VCE diminue, donc VBE=VCE+VD diminue aussi, ce qui diminue la conduction du transistor. VCE reste voisin de 0.4V, on Fig. III.17 : Porte Schottky 74S00 empche ainsi le transistor de se saturer, cela vite le stockage des charges dans la base et de ce fait, on diminue le temps de commutation. L'emploi des diodes et des transistors Schottky a donn naissance la srie TTL-S dont la porte lmentaire est illustre sur la figure. Elle a un temps de propagation de seulement 3 ns, mais l'utilisation de rsistances de faibles valeurs porte la consommation 23 mW. La structure (R3, R4,Q5) dite LSD (Limited Saturation device) limite le courant de base de Q6 pour en acclrer la commutation. En effet le courant qui arrive de Q 2 se partage entre Q5 et Q6, en effet si IB6 VB6 IB5 IC5 IB6 C'est une sorte de contre raction ngative.
III.4.16
Variante TTL Low Pwer Schottky ou TTL-LS

Vcc=5V R1 20K R2 8K Q3 Q4 D1 R7 Q1 D2 D4 R4 12k R5 1.5k R6 3k Q2 4k R3
Pour rgler le problme de consommation de la technologie TTL S, on effectue un mixage avec le principe de la basse consommation des TTL L. Le rsultat est la technologie TTL LS qui joue "sur les deux tableaux" de la consommation et de la vitesse. La structure correspondante est illustre sur la figure Fig. III.18. On remarquera une complexit accrue Vi1 de la structure. Cette technologie restait Vi2 cependant jusqu il y a encore peu de temps la TTL la plus utilise. Notons que des versions de cette porte avec D3 un transistor Schottky multimetteur l'entre existent. Cette srie amliore considrablement les caractristiques de la srie TTL-Standard, pour un mme temps de propagation (10 ns), elle
Vo
Q5
Fig. III.18 : Porte Nand 74LS00
III-39
ne consomme que 2mW. La caractristique de transfert est illustre sur la figures D1 et D2 (du constructeur) et la variation de la tension de sortie en fonction du courant de sortie est illustre sur les figures D3 et D5. Voici les valeurs typiques des courant de la famille TTL LS : IILmax = 0.4 mA IOLmax = 8 mA Sortance = 20 IIHmax = 20 A ICCHtyp = 0.8mA ICCLtyp = 2.4 mA Remarque : IOHmax n'est en gnral pas prcis, d'aprs la courbe D5 du constructeur, On peut adopter une valeur de 25 mA pour IOHmax
III.4.17
Variantes TTL avance AS et ALS
Drives des technologies prsentes prcdemment, les technologies avances Advanced Schottky et Advanced low power Schottky (A pour advanced) mettent en oeuvre les progrs rcent (fin des annes 80) en matire de circuits intgrs bipolaires.
III.4.18
Variante TTL-F ou TTL Fast
Dans le souci toujours plus marqu de favoriser la rapidit des composants (toujours plus vite !), la technologie F (F pour fast) apporte sa contribution par lemploi de t ransistors bipolaires plus rapides que la srie S avec une consommation 5 fois plus faible environ.
III.4.19
Performances typiques de la technologie bipolaire

74 10 10 16 40 1.6 1 3 35 74LS 9.5 2 8 20 0.4 0.2 0.8 40 74S 74AS 74ALS 3 1.5 4 19 8.5 1 20 8 8 50 20 20 2 0.5 0.2 2.5 0.125 0.5 5 0.375 1.5 125 200 70 74F 3.7 5.5 20 20 0.6 1.9 6.8 125 74H 6 22 20 50 2 2.5 6.5 50 74L 33 1 3.6 10 0.18 0.11 0.29 3
Tp (ns) Pd (mW) IOLmax (mA) IIHmax (A) IILmax (mA) Icch(typ, mA) Iccl(typ, mA) Fmax (Mhz)
III-40
III.4.20
Caractristiques de sortie de quelque famille TTL

VOH(V) 4 3 2 1 STD LS 5 S ALS 10 15 IOH(mA) AS
Fig. III.19 : Tension de sortie VOH en fonction du courant de sortie IOH
VOL(V) 4 3 LS 2 1 AS IOL(mA) S STD ALS
50
100
150
Fig. III.20 : Tension de sortie VOL en fonction du courant de sortie IOL
III-41
III.5 Les Familles CMOS (Complementary MOS)

La famille CMOS prsente la caractristique que chaque tage est constitu d'un MOSFET canal n et d'un MOSFET canal p. Cette famille aussi est constitue de plusieurs sries :
Serie 4000 ou srie C : CMOS standard (l'anctre) AC : advanced CMOS ACT : advanced CMOS compatible TTL HC : High-Speed CMOS Logic HCT : High-Speed CMOS Logic compatible TTL AHC : Advanced High-Speed CMOS Logic AHCT : Advances High-Speed CMOS Logic compatible TTL BCT : BiCMOS technology ABT : Advanced BiCMOS
LV : Low Voltage HCMOS Technology LVC : Low Voltage CMOS ALVC : Advanced Low Voltage CMOS LVT : Low Voltage Technology ALVT : Advanced Low Voltage Technology ALB : Advanced Low voltage BiCMOS CBTLV : Low Voltage Bus Switches (Crossbar technology)
III.5.1 Srie 4000

Nous allons commencer par tudier la srie 4000, c'est la srie qui est apparue la premire. A titre d'exemple le circuit CD4011B est la rfrence du botier contenant 4 portes Nand deux entres. Le suffixe B indique que les portes comportent un buffer en sortie, nous y reviendrons plus tard dans ce document. La figure Fig. III.21 rappelle les conditions de conduction et de blocage des MOS-FET enrichissement utiliss.
Canal n I D
D B G
Canal p ID
D B S
G S
V V T =1 H V V V
GS GS
GB
G B
VT
H
= 1V
H
< VT H VT > >

H
OF F O N
V V
GS GS
> VT < < VT

H
OF F O N
Fig. III.21 : Caractristiques d'un MOS enrichissement
III.5.1.1 Alimentation Les circuits de la famille CMOS ne sont pas forcment aliments entre une tension positive fixe et la masse comme c'est le cas de la famille TTL, ils peuvent tre aliments entre une tension V DD et VSS quelconques en respectant les limites suivantes 3V < VDD-VSS < 18V. Les niveaux logiques haut et bas seront dfinis ultrieurement avec plus de prcision mais on peut dj dire que VOH VDD et VOL VSS. III.5.1.2 Temprature de fonctionnement La plage de temprature de fonctionnement est :
III-42
[-40 , 85]C pour la srie commerciale [-55,125]C pour la srie militaire. III.5.1.3 Porte lmentaire de la famille CMOS
V DD
C'est l'inverseur reprsent sur la figure Fig. III.22 Vi = "L" = Vss VGS1 = - (VDD-VSS) < -3V Q1 Conducteur VGS2 0 Q2 Bloqu Vo = VOH =VDD Vi = "H" = VDD VGS1 0 VGS2 = (VDD-VSS) > 3V Vo = VOL = VSS
Q1 Vi Q2 Vo
Q1 Bloqu Q2 Conducteur
V SS
Fig. III.22 : Inverseur CMOS
III.5.1.4 Caractristique de transfert La tension de transition des circuits CMOS est de l'ordre VDD VSS de VT . Le circuit CMOS que nous venons de 2 voir ne possde pas un gain trs lev, par consquent, la caractristique de transfert n'est pas trs raide dans la rgion de transition (Erreur ! Source du renvoi introuvable.). Des versions "bufferises" sont disponibles, sur ces circuits, on a rajout un amplificateur (buffer) deux tage la sortie (Fig. III.23), l'amplification dans la rgion de transition passe de 15 (sans buffer) 2500 (avec buffer).
Vdd
Vo
avec buffer
sans buffer
Vi Vss
VT
Si les portes sans buffer ont une caractristique de transfert non idale ce qui diminue leur immunit au bruit, elles ont l'avantage d'avoir un meilleur temps de propagation puisque constitues d'un seul tage. Un autre avantage de ces portes, est que si on les utilise en linaire pour raliser des amplificateurs ou des oscillateurs, la faiblesse du gain se manifeste par une stabilit accrue et des signaux de sortie plus "propres." III.5.1.5 Portes NAND et NOR On obtient les deux portes de base NAND et NOR en connectant les transistors MOS-FET soit en srie soit en parallle. Pour la porte NAND (fig. 3.19a), il suffit qu'une entre soit "L" pour que la sortie soit "H" car Q1 et Q2 en // 'OU'. Pour que la sortie soit "L" il faut
VDD Buffer
Q1 Vi Q2 Vo
VSS
Fig. III.23 : Inverseur CMOS avec Buffer
III-43
que les deux entres soient "H" car Q3 et Q4 en srie 'ET'. Pour la porte NOR (fig. 3.19b), il suffit qu'une entre soit "H" pour que la sortie soit "L" et il faut que les deux entres soit "L" pour que la sortie soit "H".
VDD Vi1
Q1 Q2
VDD
Q1
Vi1
Vo Vi2
Q3
Vi2
Q2
Vo
Q3 Q4
Q4
VSS
Fig. III.24 : Porte NAND CMOS
VSS
Fig. III.25 : Porte NOR CMOS
III.5.2 Porte analogique

Q2 Vea Q1 C
1 4 5 6 7 Vss
VDD VSS
V DD
Vsa
Vdd 14
13
12
11
10
V SS
Fig. III.26 : Porte analogique
Fig. III.27 : Botier 4016
Cet interrupteur analogique command par un signal logique n'est pas rellement un circuit logique, Je l'ai quand mme cit dans ce chapitre car je n'aurai pas l'occasion de le faire dans un autre cours. III.5.2.1 Niveaux logiques l'entre On a vu sur la caractristique de transfert que le seuil de basculement se situe vers la moiti de la tension d'alimentation, cette valeur n'est pas tout fait exacte et le basculement peut se faire Vo un peut avant ou un peut aprs selon les portes et selon la temprature de fonctionnement. Pour la porte NAND par VDD exemple le seuil de basculement peut ne pas tre le mme si les deux entres sont relies ou si une entre est l'tat haut et on considre l'autre entre. On va dfinir une zone de basculement VSS Vi VSS VILmax VDD VIHmin V (scurit) autour de cette tension de T VI basculement idale, ce qui dfinit les valeurs VI limites des tensions d'entre VIL et VIH. On Fig. III.28 : Zone de basculement d'une porte CMOS
III-44
garantit alors que les conditions de fonctionnement, Vi < VILmax Vo = VOH Vi > VIHmin Vo = VOL Les plages constituant le niveau bas et le niveau haut sont donnes par : Porte sans buffer : VI = 20% de Us Porte avec buffer: VI = 30% de Us
exercice : On dispose d'une porte bufferise alimente entre VDD=+10V et VSS=5V, donner les valeur de VT , VILmax et VIHmin . Mme chose pour VDD=+7V et VSS=7V
III.5.2.2 Niveaux logiques la sortie Pour ce qui concerne la tension de sortie, elle varie beaucoup avec la charge comme on peut le voir sur les courbes de la figure Fig. III.29. Dans le cas o Io est infrieur 1A (charge=porte CMOS), on a les conditions : VOLmax = VSS + 0.05V VOHmin = VDD-0.05V Dans la suite de ce cours, nous prendrons : VOL = VSS
VOH = VDD
Dans le cas de charges donnant lieu des courants Io plus important, il faut se rfrer aux courbes de sorties (Fig. III.29).
V OH
5 4 3 2 1 1 2 3
125
Vdd=5v
Vss=masse 5 4
-55
V OL
125 25 -55
3 2
25
IOH
4 5
6 7 8
1 1 2 3 4 5
mA
IOL
mA
Fig. III.29 : Caractristique de sortie d'une porte CMOS
III-45
III.5.2.3 Immunit au bruit L'immunit au bruit est : Vn = VILmax - VOLmax = VI - VO Dans les conditions de charge normales (utilisation de circuits de la mme famille), l'immunit au bruit est bien meilleure que celle de la TTL. On a vu que dans ces conditions, la tension de sortie est voisine de la tension d'alimentation (dviation de 0.05V) et la tension de basculement de l'ordre de US/2, ce qui donne une immunit au bruit peine plus faible que U S/2. On peut donc garantir sans problme une immunit au bruit de : Porte sans buffer : VN = 20% de Us Porte avec buffer: VN = 30% de Us La diffrence par rapport la TTL est que ici, on peut amliorer l'immunit au bruit on augmentant la valeur de la tension d'alimentation. III.5.2.4 Temps de propagation Le temps de propagation tp en CMOS dpend fortement de la tension d'alimentation et de la capacit de charge CL et de la temprature, comme le montre la figure Fig. III.30.
t p(ns)
200 T=25C 5V 10V 100 15V
C L(pF)
100 200
Fig. III.30 : Variation du temp de propagation III.5.2.5 Consommation P(mw) La puissance statique consomme est quasiment Vo 1.5 nulle, car, que la porte soit l'tat haut ou l'tat bas, 1 un des deux transistors constituant un tage est Idd bloqu, il n'y a donc pas de 0.5 courant absorb par la Vi f(Hz) porte. (IDD < 4A). 1k 10k 100k 1M Us Quand la tension 2 d'entre est voisine de la Fig. III.31 : Consommation dynamique d'une porte CMOS moiti de la tension d'alimentation, on est dans la zone de transition, les deux transistors sont conducteurs, (un est entrain de se bloquer, l'autre de se dbloquer) un courant circule alors et on dit que les circuits CMOS consomment pendant les transitions ou ont une consommation dynamique. La figure Fig. III.31 montre la variation du courant consomm lors d'une transition et la variation de la consommation avec la frquence d'un botier contenant 4 portes NAND . Notons que la consommation dynamique d'une porte CMOS varie fortement avec la capacit de charge C L puisque celle ci est charge ou dcharge chaque transition.
III.5.2.6 Sortance Si des sorties CMOS sont connectes des entres CMOS, il n'y a alors pratiquement aucune charge de sortie en courant continue, la sortance n'est donc pas limite par cet aspect mais surtout par la capacit de charge qui ne doit pas dpasser 1 nF. Puisque chaque entre a une capacit max. de 7.5 pF, on obtient une sortance de 133. Mais sachant que la capacit de charge agit fortement sur le temps de propagation et sur la consommation dynamique, il est conseill de ne pas dpasser une sortance de 50.
III-46
III.5.3 Srie High speed CMOS : HC, HCT, AHC et AHCT

Les circuits sont les mme que ceux de la CMOS sauf que les transistors sont grille silicium et la technologie de fabrication plus avance (autoalignement de source et de drain, implantation ionique) permet d'obtenir une longueur de canal et une capacit de grille plus faibles d'o une augmentation de la vitesse de commutation. On obtient ainsi des circuits ayant les caractristique P dynamique de la TTL-LS et les avantages de la CMOS en terme TTL-LS de consommation et d'immunit au bruit. Ceci dit, au voisinage de la frquence maximum, (Fig. III.32) la consommation devient comparable celle de la TTL-LS. HC Cependant dans un systme numrique, seulement une fraction f des portes fonctionnent la frquence d'horloge, donc un gain Fig. III.32 : Consommation de la TTL-LS et de la significatif en consommation peut tre ralis. HC L'immunit au bruit est meilleure que celle de la TTL-LS, elle est de l'ordre de 0.4V pour cette dernire alors qu'elle est de l'ordre de 1V pour la HC alimente sous 5V. Pour la sortance, elle V V OH OL n'est limite que par la 5 5 Vdd=5v capacit de charge qui 4 4 Vss=masse s'accumule et peut T=25C 3 dtriorer les 3 performances 2 2 dynamiques. Notons 1 1 qu'une sortie HC normale IOH IOL mA mA peut piloter jusqu' 10 10 20 30 40 50 10 20 30 40 50 portes TTL-LS. Si on Fig. III.33 : Tension de sortie en fonction de la charge d'une porte HCMOS observe les courbes de la figure Fig. III.33, on remarque qu'on peut mme piloter jusqu' 10 entres TTL standard ou 20 entrs TTL-LS. La famille CMOS rapide est constitue de la srie HC dont l'alimentation peut aller de 2V 6V et la srie HCT qui est compatible TTL. Les srie avances AHC et AHCT ont des performances accrues. La rfrence commerciale des circuits HCMOS est similaire celle de la famille TTL avec laquelle les circuits sont interchangeables pin par pin. Le circuit 74HC00 ainsi que le circuit 74HCT00 ont exactement le mme brochage que le circuit 74LS00.
III.5.4 Caractristiques typiques des technologies CMOS et HCMOS

SERIE 4000B HC AHC HCT AHCT AC Vcc (V) 3 - 15 2 4.6 6 4.5 .. 5.5 3 4.5 5.5 VILMAX Vss+30%Vcc 0.3 0.9 1.2 0.8 0.9 1.35 1.65 VIHMin Vdd-30%Vcc 1.5 3.15 4.2 2 2.1 3.15 3.85 VT Vcc/2 1.4 2.25 3 1.4 1.5 3.25 2.75 Tp ns 40 (1) 45 9 8 8/5.2(3.3/5V) 11(4.5V) 5.5(5V) 6.25(3.3V) 5.25(5V)
III-47
ACT 4.5 .. 5.5 0.8 (1) CL = 100pF, Vcc=15V
1.4
4.75
III.5.5 La Technologie BiCMOS : BCT et ABT

La technologie BCT (BiCMOS technology) combine les avantages de la technologie bipolaire et de la technologie CMOS. L'tage d'entre est constitu essentiellement de transistor MOS et l'tage de sortie de transistors bipolaires. Grce ses performances accrues, la technologie ABT (Advanced BiCMOS) remplace la famille BCT.
Vcc D1 chute de tension Q1
Vcc D1 R1 R2 Q2
Vi
M1
Q3
inverseur d'entre
contre raction
Vo
Fig. III.34 : tage d'entre BiCMOS simplifi
Fig. III.35 : tage de sortie BiCMOS simplifi
La technologie BiCMOS regroupe les avantages de faible consommation et de fort taux d'intgration de la technologie CMOS et de vitesse et de " driving" levs de la technologie bipolaire. Les performances typiques sont : tp 2-3 ns ICCmax/100MHz 35 mA IOL 64 mA IOH 32 mA
III.5.5.1 Considrations sur la consommation Il y a deux aspects de base considrer pour le calcul de la puissance consomme par un circuit logique, la puissance statique et la puissance dynamique. La puissance statique est calcule en utilisant la valeur du courant Icc fourni dans la fiche technique qui correspond au courant consomm par le circuit non charg La puissance dynamique est due la charge et la I CC (mA) dcharge des capacits internes et des capacits de 180 charge externes. C'est cette puissance dynamique qui 160 advanced Bipolar reprsente la majeure partie de la puissance 140 consomme. La figure Fig. III.36 illustre la variation 120 de cette puissance en fonction de la frquence pour 100 les trois technologies. 80 L'utilisation des transistors bipolaires dans l'tage de sortie prsente un double avantage. Premirement, la dynamique de la tension de sortie U=VOH - VOL est plus faible que celle de la CMOS ce qui rduit la consommation dynamique due la capacit de charge Wdyn = CL U2 f
60 40 20 20
advanced CMOS
advanced BiCMOC
40
60
80
100
f (MHz)
Fig. III.36 : Icc en fonction de la frquence
III-48
Deuximement, le transistor bipolaire a la proprit de passer l'tat bloqu d'une faon plus efficace que le transistor MOS, ceci rduit le courant de fuite qui passe de Vcc la masse pendant le basculement. La combinaison de ces deux proprits rduit la consommation de puissance en haute frquence. III.5.5.2 Caractristique d'entre Les circuits de la famille ABT sont conus pour tre compatibles avec la famille TTL. Le seuil de basculement en entre se situe entre 0.8V et 2 V, il est typiquement de 1.5V. L'tage d'entre est constitu d'un inverseur CMOS (Fig. III.34) pour rduire le courant et la capacit d'entre afin de minimiser la charge globale du Bus qui distribue les signaux tout les circuit d'un systme numrique. Avec cet tage d'entre CMOS, la tension de basculement serait de Vcc/2=2.5V, pour la ramener 1.5V, on utilise un circuit de chute de tension (D 1 et Q1) pour abaisser la tension d'alimentation de l'tage d'entre. III.5.5.3 Caractristique de sortie La figure Fig. III.34 montre un schma simplifi de l'tage de sortie de la famille ABT. Son fonctionnement et trs similaire celui de la famille TTL. Si le transistor M1 est conducteur, le courant travers R1 et M1 fait conduire Q4 et engendre un niveau bas la sortie. En mme temps, la tension sur la base de Q 2 est suffisamment faible pour que le Darlington soit bloqu. Si M1 est bloqu, Q4 l'est aussi. Le Darlington conduit l'aide du courant de R1 et engendre un niveau haut en sortie. La rsistance R2 limite le courant de sortie IOH . La diode D1 vite le retour du courant vers Vcc dans le cas d'applications avec mise hors tension partielle de sous-ensemble de circuits. En plus de la rduction de l'excursion de la tension de sortie ce qui diminue la consommation dynamique, l'utilisation de transistors bipolaires dans l'tage de sortie augmente le "driving capability" des circuits qui peuvent ainsi fournir un courant de sortie important sans une dgradation notable de la tension de sortie. La figure Fig. III.37 donne les caractristiques de sortie pour l'tat bas et l'tat haut.
V OL (V)
0.8 0.6 0.4 0.2
V OH (V)
6 5 4 3 2 1
0 20 40 60 80 100 120 140
I OL(mA)
-100
-80
-60 -40 -20
I OH (mA)
Fig. III.37 : caractristiques de sortie typiques de la famille ABT
Les valeurs typiques de IOL est de 64 mA et celle IOH est de 32 mA. Cependant d'aprs les courbes de la figure Fig. III.37, on voit que la technologie ABT peut fournir jusqu' 80 mA pour les deux courants.
III-49
III.5.6 Familles Low voltage

LV : Low Voltage HCMOS Technology LVC : Low Voltage CMOS ALVC : Advanced Low Voltage CMOS LVT : Low Voltage Technology ALVT : Advanced Low Voltage Technology ALB : Advanced Low voltage BiCMOS CBTLV : Low Voltage Bus Switches (Crossbar technology) La tension de 5 V a longtemps t adopte comme standard d'alimentation des circuits logiques. Ceci a t dict par le fait que les transistors multimetteurs utiliss sur les familles bipolaires avaient une tension d'avalanche de 5.5 V. Depuis, plusieurs raisons font que la demande pour une alimentation plus faible ne cesse d'augmenter : Pour diminuer les temps de propagation internes des circuits, les dimensions des transistors on t trs fortement rduite grce aux nouvelles techniques de fabrication des circuits intgrs. La tension d'alimentation de 5V produit des champs assez forts, qui la longue, fatigue les composants et augmente le risque de claquage des oxydes dans les transistor MOS. L'utilisation des CI dans la fabrication d'quipements portables aliments sur pile ncessite l'utilisation de circuits faible consommation, celle ci peut tre rduite en diminuant la valeur de la tension d'alimentation. La consommation en puissance dpend linairement de la frquence et de la capacit de charge, et varie comme le carr de la tension d'alimentation (Wdyn CL Vcc2 f). Une faible tension d'alimentation diminue la chaleur dissipe par le circuits ce qui facilite la conception de circuits et de systmes forte densit de composants tout en amliorant leur scurit et leur dure de vie. Les familles HC, AHC, et AC permettaient dj l'utilisation d'une tension d'alimentation infrieure 5V (jusqu' 2V pour HC et AHC et 3 V pour AC). Mais la diminution de Vcc diminue la vitesse de ces circuit et leur driving capability . Le tableau ci-dessous illustre cette constatation. HC245 Vcc=4.5V Vcc=2V 15 ns 40 ns 26 ns 130 ns -6 mA -20 A 6 mA 20 A VOH spcifie jusqu') AHC245 Vcc=4.5V Vcc=3.3 V 5.5 ns 8.3 ns 8.5 ns 13.5 ns -8 mA -4 mA 8 mA AC245 Vcc=4.5V Vcc=3.3 V 3.5 ns 5 ns 7 ns 9 ns -24 mA -12 mA 24 mA 12 mA
TPLH type TPHL type IOH max IOL max (TPLH type
Il tait donc ncessaire de dvelopper de nouvelles familles logiques offrant de meilleures performances en dpit d'une faible tension d'alimentation.
III-50
III.5.6.1 Caractristiques typiques Les circuits des familles LV, LVC, ALVC, LVT et ALB ont t dvelopp pour une tension d'alimentation typique de 3.3 V. Ce sont des amliorations des familles HC, AC et ABT, elles ont donc une structure interne trs voisine. LV HC CMOS 2.0 m 2V LVC AC CMOS 0.8 m 2.7 V ALVC AC CMOS 0.6 m 2.3 V LVT BCT & ABT BiCMOS 0.8m 2.7 V 2.3V .. 3.6V 1.4V Vcc 0V -32 mA 64 mA 190 A 5 mA 190 A 2.4 ns 3.9 ns 3.0V .. 3.6V None Vi-0.2V Vi+0.2V -25 mA 25 mA 5.6mA/buffer 5.6mA/buffer 0.8 mA ALB BiCMOS 0.6m 3.0 V
Famille (5V) correspondante Procd
Vcc min Input TTL-compatible Input accepte TTL 5V Output TTL-compatible Vcc 2.7V .. 5.5V 2.7V .. 3.6V 2.3V .. 3.6V Input threshold Vcc/2 Vcc/2 Vcc/2 voltage Typ. = 1.65V Typ. = 1.65V Typ. = 1.65V Output VOH Vcc Vcc Vcc Voltage VOL 0V 0V 0V Output IOH -8 mA -24 mA -24 mA Curent IOL 8 mA 24 mA 24 mA Maximum ICCH 20 A 20 A 40 A Static ICCL 20A 20 A 40 A Curent ICCZ 20 A 20 A 40 A Propagat. Typ. 9.0 ns 4.0 ns 2.2 ns Delay Max 14.0 ns 6.5 ns 4.0 ns
Pour plus d'information voir : "Design Considerations for logic products SDYAE01" de Texas.
III.5.7 Positions compares des familles logiques

64 56 48 40 32 24 16 8 CBT 5
AHC AHCT
ALVT LVT ABT
BCT 74F
5V 3.3V
ALB ALVC
LVC
AC/ACT
AC AHC 10
LV 15
HC/HCT
20
25ns
IV-51
IV
CIRCUITS COMBINATOIRES USUELS
IV.1 Les multiplexeurs

IV.1.1 Choix d'une voie (entre) parmi N
E0 E1 E N-1
Pour choisir une voie parmi N, il faut n entres d'adressage avec la relation 2n N . A chaque instant la sortie S est gale (connecte) l'entre E "pointe" par le mot adresse An-1 ... A1A0. 1 MXR 1/4 a 4 entres + 2 entres d'adresse 1 MXR 1/8 a 8 entres + 3 entres d'adresse 1 MXR 1/10 a 10 entres + 4 entres d'adresse 1 MXR 1/16 a 16 entres + 4 entres d'adresse
A0 A1 An-1 Fig. IV.1 : Multiplexeur 1 parmi N (1/N)
Exemple : Multiplexeur 1 parmi 4 (1/4) Faisons la synthse d'un multiplexeur 4 entres E0, E1, E2 et E3. et 2 entres adresse A0 et A1 . L'expression logique de la sortie est : (Fig. IV.2a) S E0 A0 A1 E1 A0 A1 E2 A0 A1 E3 A0 A1 Pour raliser des multiplexeurs qui ont un grand nombre d'entres, on peut utiliser de "petits" multiplexeurs monts en pyramide. (Fig. IV.2b)
E0 E1 E2 E3 E4 E5 E6 E7 E8 E9 E 10 E 11 E 12 E 13 E 14 E 15
E 0 E 1 E 2 E3 S
1/4
1/4 1/4 S 1/4
1/4
A1
Fig. IV.2
A0
(a) : Multiplexeur 1 parmi 4
A0 A1 (b) : Multiplexeur 1 parmi 16
A2
A3
IV.1.2 Choix d'un mot parmi N

Il s'agit d'un multiplexeur plus labor qu'on appelle slecteur de donn, qui permet de choisir un mot de n bits parmi N mots tous de la mme taille (n bits). L aussi on va utiliser des multiplexeurs classiques monts de faon adquate. La figure Fig. IV.3 montre un slecteur qui permet de choisir un mot parmi 4 mots de 8 bits, et la figure Fig. IV.4 montre un slecteur qui permet de choisir un mot parmi 8 mots de 4 bits.
IV-52
D'une manire gnrale, pour choisir un mot de M bits parmi N mots, il faut M multiplexeurs permettant de choisir une entre parmi N. Chaque multiplexeur a n bits d'adresse tels que 2n N.
S7 S6 S5 7 6 5 4 3 A7 A6 A5 B7 B6 B5 C7 C6 C5 D7 D6 D5 D A4 3 D3 D2 D1 D A0 3 C4 C3 C2 C1 C0 B4 B3 B2 B1 B0 A4 A3 A2 A1 A0 2 1 0 S4 S3 S2 S1 S0
MXR 1/4
A0 A1
Fig. IV.3 : Slecteur de donnes, 1 mot de 8 bits parmi 4 mots
S3 S2 S1 S0 3 2 1 0 A3 A2 A1 B3 B2 B1 C3 C2 C1 D3 D2 D1 E3 E2 E1 F3 F2 F1 G3 G2 G1 H3 H2 H1 H A0 3 A0 A1 A2 G0 F0 E0 D A0 3 C0 B0 A0
MXR 1/8
Fig. IV.4 : Slecteur de donnes, 1 mot de 4 bits parmi 8 mots
IV-53
IV.1.3 Exemple de multiplexeur du commerce

Le 74 LS 151 est un S multiplexeur en technologie 74LS151 S TTL-LS. Il permet de choisir une entrs parmi 8. Il a deux sorties, une sortie normale plus une sortie inverse. Il dispose aussi E A A A d'une entre de Validation E, Fig. IV.6 : MXR 1/8 du commerce E="0" multiplexeur normal, E="1" sortie ="0" l'tat des entres et des adresses
2 1 0
E0 E1 E2 E3 E4 E5 E6 E7
E 15 E 14 E 13 E 12 E 11 E 10 E9 E8
74LS151
S
E7 E6 E5 E4 E3 E2 E1 E0
E A3 A2 A1 A0
IV.2 Les dmultiplexeurs

S0 E S1 SN
Fig. IV.5 : Multiplexeur 1/16 utilisant deux 74LS151
Le dmultiplexeur est le circuit complmentaire du multiplexeur. Il a une entre et plusieurs sorties ainsi qu'un certain nombre d'entres d'adresse. La sortie "pointe" par l'adresse est connecte l'entre. Les autres sorties peuvent tre soit l'tat bas soit l'tat haut.
An
A1
A0
Fig. IV.7 : Dmultiplexeur
IV.2.1 Dmultiplexeur 1 parmi 4

On se propose de raliser un dmultiplexeur 4 sortie S3, S2, S1, S0 , une entre E et deux bits d'adresse A0, A1. Les sorties non slectionnes sont l'tat bas. A1 0 0 1 1
E
A0 0 1 0 1
S3 0 0 0 E
S2 0 0 E 0
S1 0 E 0 0
S0 E S1 S2 S3
S0 E 0 0 0
S0 S1 S2 S3
EA1 A 0 EA1A 0 EA1 A 0 EA1A0
S0 S1 S2 S3
S0
S1 S2 S3
A 1
A 0 (a) : dmultiplexeur 1/4
A 1
A 0
A 1
A 0
(b) : dmultiplexeur 1/ 4 avec entre de validation G Fig. IV.8 : variantes de dmuliplexeur
(c) : dmultiplexeur 1/4 avec entres non slectionnes = "H"
Le schma de Fig. IV.8b montre un dmultiplexeur avec entre de validation, G=0 toutes les sortie sont "L' l'tat de E et des adresses. G=1 Le circuit fonctionne en dmultiplexeur
IV-54
normal. Etudions maintenant un DMXR 1/4 dont les sorties non slectionnes sont l'tat haut. Si on rajoute des inverseurs la sortie du DMXR de Fig. IV.8a (ce qui revient remplacer les AND par des NAND), les sorties sont slectionnes sont "H" mais la sortie slectionne est gale au complment de E, il faut donc inverser l'entre aussi. On obtient le DMXR de la figure Fig. IV.8c
IV.2.2 Les dcodeurs

Les dcodeurs sont des dmultiplexeurs particulier. La sortie slectionne est l'tat bas, les autres sont l'tat haut. On peut utiliser le circuit de Fig. IV.8a et on relie E la masse ce qui revient supprimer cette entre et on obtient le schma de Fig. IV.9b
S0 S0
S1 S2 S3
S1 S2 S3
A1
A0
(a)
A1
Fig. IV.9 : Dcodeur
A0
(b)
IV.2.3 Exemple de dmultiplexeur du commerce

Le 74LS139 est un dcodeur dmultiplexeur 1 parmi 4. Son schma est le mme que celui de Fig. IV.8c. Il peut tre utilis en dcodeur ou en dmultiplexeur. En dcodeur l'entre E est considre comme une entre de validation, E=0 fonctionnement en dcodeur. E = 1 circuit inhib, toutes les sorties sont "H".
G0 G1 74154
S0 S1 S2 S3 S4 S5 S6 S7 S8 S9 S 10 S 11 S 12 S 13 S 14 S 15
Le 74154 est dcodeur / dmultiplexeur 1/16 avec 4 bits d'adresse et deux entres qui servent de validation ou d'entre logique dans le cas d'utilisation en dmultiplexeur. Le fonctionne en dcodeur est obtenu pour G0=G1= "L". Le fonctionnement en dmultiplexeur est obtenu en prenant une des deux entres G comme entre logique, l'autre entre tant la masse. Dans le cas G0 = G1 = "H", toutes les sorties sont "H".
A3 A0 A2 A 1
Fig. IV.10 : Dcodeur/dmultiplexeur 1/16
IV-55
IV.3 Les comparateurs

a0 a1 an b0 b1 bn
Fig. IV.11 : Comparateur
Les comparateurs Logiques dits aussi circuits d'identification permettent de tester l'galit de deux nombres. A = B S=1, A B S=0. Deux nombre A = an...a1a0 et B = bn ... b1b0 sont gaux si tous les bits du mme poids sont gaux. Etudions un circuit de comparaison entre deux bits : ai = bi si=1, ai bi si=0.
ai
bi 0 1
0 1 0
1 0 1
Si = ai bi + ai bi = ai + bi
ai bi
Si
Fig. IV.12 : coparateur 2 bits
L'expression logique de la sortie d'un comparateur de a 0 deux mots A et B est donc :

b0 a1 b1
So
a0
b 0 . a1
b1 ... a n
bn
S1
Son schma est reprsent sur Fig. IV.13

an
IV.3.1 Comparateurs du commerce

mots de 4 bits A et B. il peut tester si A=B ou si AB.
Sn
Le 74LS85 (Fig. IV.14) est un comparateur de deux b n

Fig. IV.13 : comparateur 2 mots de n+1 bits
A0 A1 A2 A3 B0 B1 B2 B3 AB AB
74LS85
Fig. IV.14 : Comparateur 4 bits
Son fonctionnement est illustr dans le tableau ci-dessus :

A > B OA>B = 1, OAB = 0, OA=B = 0
IV-56
A = B OA=B est connecte IA=B , pour les autres voir tableau
Les E/S de cascadage permettent de raliser des comparateurs de mots de longueur quelconques sans l'utilisation de circuits supplmentaires (Fig. IV.15). Le comparateur de poids faible doit avoir I A=B=1, IA>B=0, IA<B=0, Pour les autres, les entres de cascadage sont relies au sorties du comparateur prcdent
A0 A1 A2 A3 B0 B1 B2 B3 A4 A5 A6 A7 B4 B5 B6 B7 An-4 An-3 An-2 An-1 Bn-4 Bn-3 Bn-2 Bn-1
74LS85
74LS85
74LS85
IA=B IA>B IAB OAB IAB OAB IAB OA<B
0
Fig. IV.15 : Comparaison de deux mots de plus de 4 bits chacun
Le schma ci-dessous illustre la technique de cascadage parallle qui permet de rduire le temps de comparaison. Lexemple montre la comparaison de 2 mots de 24 bits. Le cascadage classique aurait produit un temps de comparaison de 6 fois le dlai dun comparateur, avec la mthode parallle on rduit ce temps seulement 2 dlais.
Fig. IV.16 : Cascadage parallle
IV-57
IV.4 Les additionneurs

IV.4.1 Additionneurs propagation de la retenue
r n-2 a n-1 b n-1 r n-1 s n-1
r1 ro a2 a1 ao b2 b1 bo s2 s1 so
Quand on additionne "manuellement" deux mots n bits A et B, on refait n fois l'addition des bit du mme poids en faisant attention de ne pas oublier d'inclure dans cette addition le reste de l'addition prcdente. Donc la ralisation d'un additionneur de deux mots revient cascader des additionneurs 3 bits. Faisons l'tude d'un additionneur
lmentaire de 3 bits.
b i a i r i-1
biai
si
ri-1
0 00 0 1 01 1 0 11 0 1 10 1 0 biai
ri
ri-1
0 1 00 0 0 01 0 1 11 1 1 1 10 0
ri si
si si si ri
1
Fig. IV.17 : Additionneur lmentaire
ai bi
ai bi bi + ri ri 1
1
ri ai
ai bi bi
ai bi
ri 1 ai ai bi
ri ri
ai bi ai bi
ai bi ri 1 ai bi ri ri 1 ai bi
Pour l'expression de ri, on a fait exprs de ne pas choisir la fonction la plus simple sur la table de Karnaugh afin d'avoir le terme ai bi en commun avec l'expression de si ce qui permettra une ralisation plus conomique (Fig. IV.18). La figure Fig. IV.19 montre un additionneur 4 bits. Sur une machine qui a des registres de 4 bits, si le bit r3 est gal 1, il est perdu, il y a dpassement de capacit (overflow). Ce genre d'additionneur est dit propagation de la retenue, car chaque tage doit "attendre" que l'tage prcdent "termine" son calcul pour lui fournir le reste. Plus le nombre de bits est grand plus le dlai de calcul est important, pour cette raison ce genre de circuit n'est guerre utilis dans des applications professionnelles.
bi
ai
i-1
si
Fig. IV.18 : Additionneur lmentaire
b3 a 3
b2 a 2
b1 a 1
b 0 a 0 re
r2 r3 s
3
r1 s
2
r0 s
1
Fig. IV.19 : additionneur de 2 mots de 4 bits
IV-58
IV.4.2 Additionneur retenue anticipe.

Pour augmenter les b3 a 3 b2 a 2 b1 a 1 bo a o performances de l'additionneur, on calcule chaque tage la retenue ri en fonction des ai bi de tous les tages prcdents. Ceci vite d'attendre que ri-1 qui lui mme n'est labor qu'aprs ri-2 etc... On dit que la retenue est anticipe calcul calcul calcul calcul r3 r2 r1 (look-ahead carry). On a ainsi un r0 calcul parallle de toutes les retenues qui sont calcules toutes en mme temps. La figure Fig. IV.20 montre le schma symbolique correspondant. r3 s3 s2 s1 so Revenons la table de Karnaugh, Fig. IV.20 : Schma de principe d'un additionneur retenue anticipe l'expression la plus simple de ri est : ri = ai bi +(ai +bi).ri-1 Si on note Gi = ai bi Pi = ai +bi on a : ri = Gi + Pi .ri-1 Gi est appel terme de gnration de retenue car si ai = bi = 1, Gi = 1 et on a une retenue indpendamment de ce qui ce passe sur les tages prcdents. Pi est appel terme de propagation de la retenue, car s'il est gal 1 (ai =1 ou bi=1), la retenue de l'tage prcdent est propage. On dtermine aisment l'expression de ri au nivaux de chaque tage en partant du premier tage. La premire retenue (retenue entrante) injecte dans l'additionneur par un autre additionneur ventuel est note re. ro = Go + Po re r1 = G1 + P1 ro = G1 + P1G0 + P1P0 re r2 = G2 + P2 r1 = G2 + P2G1 + P2P1G0 + P2P1P0 re r3 = G3 + P3 r1 = G3 + P3G2 + P3P2G1 + P3P2P1G0 + P3P2P1P0 re Le calcul d'une retenue ri quel que soit son rang ncessite toujours trois tages logiques
re
Fig. IV.21 : structure du calcul de retenue
IV.4.3 Additionneurs du commerce

Le 7482 (Fig. IV.22) est un additionneur retenue srie de deux mots de 2 bits. Les sommes est les retenues sont calcules d'une faon assez originale pour en amliorer les performances. re est la retenue entrante, r0 n'est pas accessible, r1 = retenue de la somme de a1 et b1 est la retenue sortante, elle sert ventuellement propager la retenue vers un autre additionneur. Le 74LS83A est un additionneur retenue anticipe de deux mots de 4 bits. Il correspond au schma de la figure Fig. IV.20.
b1 bo
a 1 a o re
7482
r1
s1 s o
Fig. IV.22 : additionneur 2 mots de 2 bits
IV-59
IV.5 Unit arithmtique et logique (ALU)

A B
A3 A2 A1 A0 B3 B2 B 1 B0 Re C0 C1 C2 S3 S2 S1 S0 O VR Rs
Le schma de la figure Fig. IV.23 montre un exemple (74LS382) d'ALU. Les nombres A et B constituent les deux oprandes. Le nombre C constitue le code de la fonction raliser. Le nombre S est le rsultat de l'opration. Re et Rs sont les retenues entrante et sortante. OVR indique qu'il y a un dpassement. Le tableau ci-dessous rsume le fonctionnement de cette ALU.
S
Fig. IV.23 : Unit arithmtique et logique
C2 C1 C0 0 0 0 0 0 1 0 1 0 0 1 1 1 0 0 1 0 1 1 1 0 1 1 1
Opration ralise S = 0000 S = B moins A S = A moins B S = A plus B S=A+B S=A B S=A.B S = 1111
Oprations Arithmtiques Oprations Logiques
IV.6 Dcodeurs BCD-7 segments

Les afficheurs les plus couramment utiliss pour l'affichage numrique sont les afficheurs sept segments qui ne sont rien d'autre qu'une association de 7 LEDs disposes comme le montre la figure Fig. IV.24a. On distingue deux types d'afficheurs, les Anodes communes et les cathodes communes.
a a f g e d (a)
(a) : Dispositions des LEDs,
AC
b c
d e
c
CC
b c
d e (c)
(b)
(b) : cathode commune, Fig. IV.24 : Afficheur sept segments
(c) : anode commune
Les afficheurs cathode commune se commandent par niveau haut et ceux anode commune se commandent par niveau bas. Les nombres afficher sont cods en BCD, chaque digit est cod en binaire sur 4 bits. Le rle du dcodeur BCD-7segment et de gnrer partir du code binaire DCBA d'un chiffre, la configuration adquate des entre a, b, c, d, e, f et g de l'afficheur afin d'allumer les LEDs qui forment le chiffre considr. Faisons l'tude d'un dcodeur pour afficheurs cathode commune
IV-60
D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
Dec 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
a 1 0 1 1 0 1 1 1 1 1 x x x x x x
b 1 1 1 1 1 0 0 1 1 1 x x x x x x
c 1 1 0 1 1 1 1 1 1 1 x x x x x x
d 1 0 1 1 0 1 1 0 1 1 x x x x x x
e 1 0 1 0 0 0 1 0 1 0 x x x x x x
f 1 0 0 0 1 1 1 0 1 1 x x x x x x
g 0 0 1 1 1 1 1 0 1 1 x x x x x x
Tableau IV-1 : table de vrit d'une dcodeur BCD 7 segment CC
On obtient les expressions A suivantes pour les diffrents segments ce qui donne le dcodeur reprsent sur la figure Fig. IV.25. B
a b c d e f g
B C B D AB AB
D AB
AC AB BC AB
AC
C
A C AB AC CB D BC BC AC ABC
b c
D CA
Les chiffres gnrs par ce dcodeur sont : . Il parait vident que ce dcodeur ne doit tre utilis que pour des nombres d'entres < 9. On peut tendre l'utilisation de ce genre de dcodeur en affectant des symboles (caractres) aux combinaisons d'entre 10,11,12,13,14 et 15. On peut par exemple tudier un
d e f
g
Fig. IV.25 : Dcodeur BCD-7segments pour afficheurs CC
IV-61
dcodeur BCH-7segment (Hexadcimal cod en binaires), ce dcodeur gnrera les fontes suivantes : . Le tableau ci-dessous fournit l'tat des segments d'un afficheur AA pour les diffrentes combinaisons d'entre. D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 D 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 Dec 0 1 2 3 4 5 6 7 8 9 A B C D E F a 0 1 0 0 1 0 0 0 0 0 0 1 0 1 0 0 b 0 0 0 0 0 1 1 0 0 0 0 1 1 0 1 1 c 0 0 1 0 0 0 0 0 0 0 0 0 1 0 1 1 d 0 1 0 0 1 0 0 1 0 0 1 0 0 0 0 1 e 0 1 0 1 1 1 0 1 0 1 0 0 0 0 0 0 f 0 1 1 1 0 0 0 1 0 0 0 0 0 1 0 0 g 1 1 0 0 0 0 0 1 0 0 0 0 1 0 0 0
a ABC D ABC D ABCD ABC D b ABC ACD ABC D ABD c ABC D ACD BCD d ABC D ABC D ABC D ABC
Tableau IV-2 : table de vrit d'un dcodeur BCH-7 segment AA
e BC D ABC AD g ABCD BC D ABC D
f AC D ABCD BC D ABD
IV.6.1 Pilotage des afficheurs

Les LEDs on en gnral un seuil de conduction VD compris entre 1V et 1.5 V. Les courants ncessaires pour produire un clairement correct dpendent des afficheurs. Des prcautions doivent tre prises lors du pilotage d'un afficheur 7 segments pour viter de dtruire les LEDs ou le dcodeur et pour garantir un clairement correct.
Vcd
IV.6.2 Pilotage des afficheurs Anode commune.

Les afficheurs anodes communes se commandent par niveau bas. La configuration de branchement est celle de la figure Fig. IV.26 que ce soit avec des dcodeurs sortie deux tats ou collecteur ouvert. Dans certains cas, les dcodeurs sont conus pour que Vcd puisse tre > la tension d'alimentation Vcc du dcodeur et que les sorties a, b, c, d, e, f et g puissent "encaisser" des courant IOL plus important que IOLmax prvus pour la famille dont fait partie le dcodeur. Si I dn est le courant nominal de chaque LED et VOLn ( 0.2V) est la tension de sortie du dcodeur correspondant Idn .
a Dcodeur
R
b
R
g
R
a b
g
Fig. IV.26 : Pilotage d'un afficheur AC
IV-62
on a
Vcd
VD VOLn I dn
IV.6.3 Pilotage des afficheurs Cathode commune.

Les afficheurs cathode commune se commandent par niveau haut. La faon de piloter ce afficheurs diffre selon que le dcodeur a des sortie 2 tats ou des sorties collecteur ouvert. Dans le premier cas c'est le schma de la figure Fig. IV.27 qui est utilis, dans le deuxime, c'est celui de la figure Fig. IV.27. Pour la commandes avec des sorties 2 tats, si I dn est le courant nominal de chaque LED et VOHn est la tension de sortie "H" du dcodeur correspondant I dn , VOHn VD on a R , dans la majorit des cas, cette solution ne permet pas d'avoir le courant I dn suffisant pour obtenir un clairement correcte, on est souvent amen supprimer les rsistances R (R=0), dans tous les cas il faut faire attention ce que la puissance consomme par le dcodeur ou les circuits qui le constituent ne dpasse pas la puissance maximum autorise. Vcd VD Pour le cas de la commande par des sortie OC, R , l aussi il faut faire attention la I dn puissance, car quand les LED sont teintes, les transistors de sortie des circuits de commande Vcd VOL "encaissent" les courants R (VOL 0.2V). Avec ce type de configuration, on consomme R plus quand les afficheurs sont teints que lorsqu'ils sont allums.
Vcd
a
Dcodeur
b Dcodeur g
R R R
a b
Fig. IV.27 : Pilotage d'un afficheur CC
Fig. IV.28 : Pilotage d'un afficheur CC avec dcodeur sortie OC
IV.6.4 Dcodeur BCD-7 segments du commerce

N A B C D LT RBI
BI/RBO
a b c d e f g
A B C D
a b c d e f g
BI
7449 7446/47/48 Fig. IV.29 : dcodeur BCD-7segments 7446/47/48
IV-63
7446, 7447 pour anode commune Ce sont des dcodeurs sortie collecteur ouvert commande par niveau bas, la tension Vcd d'alimentation des LED peut tre suprieure la tension d'alimentation Vcc=5v du dcodeur. Le brochage est reprsent sur la figure Fig. IV.29 .
TYPE 7446A 74L46 7447A 74L47 74LS47
Vcd 30V 30V 15V 15V 15V
Pd 320 mW 133 mW 320 mW 133mW 35 mW
7448 pour cathode commune C'est un dcodeur sortie 2 tats commande par niveau haut. Il est conu pour attaquer directement les LEDs de l'afficheur sans rsistances 2K extrieures supplmentaires. L'tage de sortie (Fig. IV.30) est dot d'une sortie rsistance de 2K. Ceci en fait un dcodeur facile utiliser mais le courant de sortie de l'ordre de 2 mA reste assez faible et l'clairement obtenu sur la majorit des afficheurs est insuffisant. Le brochage est le mme que celui du 7446/47 (Fig. IV.29). Fig. IV.30 : tage de sortie d'un Les broche LT, RBI et BI/RBO fonctionnent de la mme faon sur les 7448 dcodeur 7446,7447 et 7448 :
Vcc
L'entre LT permet de tester les LEDs de l'afficheur en les allumant tous. L'entre RBI permet d'teindre l'afficheur quand son contenu est gal zro, ceci dans le but de ne pas afficher les zros de gauche d'un nombre plusieurs digits. 00012458 12458 RBI 0 N 0 , il est affich et RBO = 1 N = 0, l'afficheur est teint et RBO passe 0 1 Le nombre d'entre est affich, y compris le zro, RBO = 1. La broche BI/RBO peut fonctionner soit en entre BI (Blanking input) soit en sortie RBO Le schma de la figure Fig. IV.31 montre comment connecter les dcodeurs pour que les zros de gauche ne soient pas affichs.
LT RBI
D C B A RBO
LT RBI
D C B A RBO
LT RBI
D C B A RBO
LT RBI
D C B A RBO
g f e d c b a
g f e d c b a
g f e d c b a
g f e d c b a
Fig. IV.31 : Configuration permettant d'effacer les zros de gauche avec les dcodeur 7446/47/48
7449
N A B C D BI a b c d e f g
C'est un dcodeur (14 broches) sortie collecteur ouvert commande par niveau haut. L'alimentation Vcd des lampes doit tre gale l'alimentation Vcc du dcodeur. L'entre BI permet quand elle est "L" d'teindre l'afficheur l'tat des entres. IOLmax = 8 mA (trop faible)
Fig. IV.32 : SN7449
V-64
CIRCUITS SEQUENTIELS USUELS
V.1 Les Bascules

V.1.1 La Bascule RS
S Q R /Q
SR 0 0 1 1 0 1 0 1
Q Sans intrt 1 0 mmoire
/Q
Avec cette version de base, on remarque sur la table de vrit que les entres Set Reset sont actifs au niveau bas ; la sortie Q est active par un niveau bas de lentre Set. On peut changer cette situation juste en intervertissant les entres S et R. On obtient comme indiqu sur le figure ci-dessous une bascule RS dont la sortie Q est positionn par un niveau haut sur lentre Set et Remise zro par un niveau haut sur lentre Reset
R Q S /Q
SR 0 0 1 1 0 1 0 1
Q Sans intrt 0 1 mmoire
/Q
V.1.2 La Bascule RSH
H = 1, Bascule fonctionne normalement, les sorties suivent les entres (selon la table de vrit). Nous dirons que la bascule est transparente ou quelle a les yeux ouverts
V-65
H = 0, la bascule passe en tat mmoire. Les sorties restent bloques dans le mme tat et ne suivent pas les entres, on dit quelles sont latchs. Nous dirons aussi que la bascule est opaque ou quelle a les yeux ferms
V.1.3 La Bascule JK et JKH

J 0 0 1 1 K 0 1 0 1 Q mmoire 0 1 basculement
En injectant les sorties lentre, on lve lindtermination pour ltat 00
V.1.4 La Bascule ragissant sur front dhorloge

Ces bascules sont fortement utilises en lectronique, essentiellement pour le raliser des compteurs, des registres dcalage et autres. Pour les raliser, deux technique :
Utilisation de dtecteur de front sur lentre Horloge Utilisation de la structure matre esclave
V.1.5 Bascule JK ragissant au front descendant
J H
Dtecteur De front
H K /Q
H H
V-66
J Clk K
H J 0 0 1 1
K Q Observation 0 Qp Mmoire 1 0 Sortie 0 1 suit J 1 Qp Alternance
Remarque : Notez la convention de dessin pour lentre Horloge
J H K
J H
J H
Bascule ragissant sur Bascule ragissant niveau haut de H sur niveau bas de H (latch) (latch)
Bascule ragissant Bascule ragissant sur front montant de sur front descendant H de H
V.1.6 Exemple de dtecteur de Front
On exploite le retard lmentaire des portes logiques
V-67
V.1.7 Bascule RS Matre Esclave
Matre transparent Esclave Opaque
Esclave transparent Matre Opaque Transfert des sorties du matre vers la sortie
En analysant cette structure, on constate que les entres ne sont rpercutes sur les sorties que pendant le front descendant de lhorloge
V.1.8 Bascule JK Matre Esclave
V.1.9 Bascule D
D Clk Q Q H D Q 0 0 1 1 Observation Sortie suit D D J/S Clk K/R Q Q
V.1.10 Les entrs de forage CLear et Preset

Les entres de forage force la sortie de la bascule 0 ou 1 quelque soit ltat de ses entres. Le forage est immdiat et ne dpend pas de lhorloge, on parle de forage asynchrone.
V-68
Les entres de forage interviennent en gnral sur le dernier tage de la bascule
Pr J H K C Q Q
On remarquera que cet exemple correspond des entres de forage actifs au niveau bas : Pr I C II Q III IV 0 V 0 VI Interdit VII Forage simultan 0 et 1 VIII O IX 1 X 1 XI Sortie force 1 XII 1 XIII 0 XIV0 XV Sortie force 0 XVI1 XVII 1 XVIII libre XIXBascule fonctionne normalement
V.2 Les registres

Les registres, dits aussi registres tampons ou registres de mmorisation sont en gnral une association de plusieurs bascules
V.2.1 Les registres raction sur fronts

Un exemple de ces registres est reprsent sur la figure Fig. V.1. Au coup d'horloge l'information prsente en A3A2A1A0 passe en Q3Q2Q1Q0 et y restera jusqu'au coup d'horloge suivant. Les changements du mot d'entre ne sont rpercuts sur la sortie qu'aux coups d'horloge.
Clk A 3
Clk D Q Clk
A2
D Q
A1
D Q
A0
D Q
Clk
Clk
Q3
Q2
Q1
Q0
Fig. V.1 : Registre raction sur front
V-69
Exemple du commerce :
V-70
V.2.2 Les Registres Latches

G A3 A2 A1 A0
D Q
D Q
D Q
D Q
Un exemple de ces registres est reprsent sur la figure Fig. V.2. Tant que l'entre de validation G="H", la sortie Q3Q2Q1Q0 recopie l'entre A3A2A1A0. Quand G passe "L", l'tat de la sortie restera inchang (mmoris, latch) jusqu'au moment o G repasse "H".
Q3
Q2
Q1
Q0
Fig. V.2 : registre Latche 4 bits
V.3 Les registres dcalage
A
J/ S Clk K/R Q
B
J/ S Clk K/R Q
C
J/ S Clk K/R Q
D (SS)
ES
J/ S Clk K/R
Clk
Fig. V.3 : Registre dcalage bascules JK ou RS, 4 bits entre srie sortie parallle / srie
A ES D Clk Clk Q D Clk Q
B D Clk Q
C D Clk Q
D (SS)
Fig. V.4 : Registre dcalage bascules D ,4 bits entre srie sortie parallle / srie
Un registre dcalage est obtenu comme le montre la figure Fig. V.3 par la connexion de plusieurs bascules J-K ou R-S, ou comme le montre la figure Fig. V.4 par l'association de plusieurs bascule D. A chaque coup d'horloge (en gnral front montant), la sortie de chaque bascule prend la valeur de la sortie de la bascule qui la prcde. ES est l'entre srie. Le mot ABCD constitue la sortie parallle et SS est la sortie srie. Diffrents genres de registres dcalage existe : Dcalage droite Dcalage gauche Dcalage droite / gauche Entre srie sortie srie Entre srie sortie parallle / srie Entre parallle sortie srie entre parallle sortie parallle ...
V-71
V.3.1 Registres dcalage entre parallle sortie parallle

QA S/L ES
Q Q Q Q
QB
QC
QD
H A B C D
Fig. V.5 : Registre dcalage 4 bits entre parallle sortie parallle
L'entre D de chaque bascule est prcde d'un multiplexeur 1 parmi 2. Si l'entre S/L (Shift / Load) est "H", on Di = Qi-1, au coup d'horloge, il y a dcalage droite. Si S/L est "L", Di = bit de poids i du nombre d'entre ABCD, au coup d'horloge, Le nombre ABCD est charg dans QAQBQCQD. Parmi les application de ce genre de registre on trouve la conversion srie-parallle ou parallle srie. Dans le premier cas, le registre est plac en mode dcalage (S/L=1), on charger le registre en srie (4 coups d'horloge sont ncessaires), et on vient lire le nombre de sortie Q AQBQCQD. Dans le deuxime cas, on commence par charger le nombre d'entr ABCD dans le registre (S/L=0 suivi d'un coup d'horloge), puis on repasse en mode dcalage (S/L=1) et on envoie Chargement Synchrone une suite de 4 coups d'horloges, chaque coup d'horloge, un bit est disponible sur la sortie srie = QD. Clk Le mode de chargement parallle dcrit ci-dessus est dit chargement synchrone, car le chargement se fait au front d'horloge qui suit le passage de S/L S/L "L". Le chargement est synchrone avec l'horloge. Il arrive que certaines Chargement applications ncessitent que le chargement parallle se fait au moment ou Asynchrone S/L passe "L" sans attendre le front d'horloge, on parle alors d'un chargement asynchrone.
QA QB QC QD
ES
H S/L
Fig. V.6 : Registre dcalage chargement // asynchrone
V-72
V.4 les compteurs

V.4.1 Les compteurs Asynchrones
A
1
B
J H Q
1
C
J H Q
1
D
J H Q
J H
H
1
Fig. V.7 : Compteur asynchrone 4 bits
Les compteurs asynchrones son obtenu par association de bascule J-K comme le montre la figure Fig. V.7 Toutes les bascules ont leurs entres J et K forces 1, il en rsulte qu' chaque coup d'horloge, leurs sortie changent d'tat. Pour ce qui concerne l'horloge, la "premire" bascule, celle dont la sortie constitue le LSB, reoit l'horloge externe. Les autres bascules, reoivent chacune sur son entre horloge, la sortie de la bascule (prcdente) de poids juste infrieur. Le chronogramme de la figure Fig. V.8 montre l'volution du compteur en fonction du temps (de l'horloge).
H A B C D
0 0 0 0 1 0 0 0 1 0 0 1 1 0 0 0 0 1 0 1 0 1 0 0 1 1 0 1 1 1 0 0 0 0 1 1 0 0 1 0 1 0 1 1 1 0 1 0 0 1 1 1 0 1 1 0 1 1 1 1 1 1 1 0 0 0 0 1 0 0 0
Dcima0 l
10
11
12
13
14
15
Fig. V.8 : Chronogramme d'un compteur asynchrone 4 bits (modulo 16)
Les compteurs ainsi construits sont dits asynchrones car, chaque coup d'horloge les bascules ragissent l'une aprs l'autre. Chacune doit attendre que la bascule prcdente lui dlivre l'information horloge. Les bascules ne sont pas synchronises sur A l'horloge qui d'une certaine faon constitue la commande du B systme.
tats transitoires
C Le fait que toutes les bascules ne changent pas d'tat simultanment, il apparat des tats transitoires fugitifs chaque fois D qu'on passe d'un tat un autre. Si on note Tp le temps de propagation de chaque bascule, examinons en dtail ce qui se Tp Tp Tp produit quand on passe de l'tat 7 l'tat 8. (Fig. V.9). Quand A Fig. V.9 : tats transitoires passe 0, B en fait de mme mais seulement aprs un retard Tp, il en rsulte un tat 0110=6 qui va exister pendant Tp. De la mme faon, quand B passe 0, C en fait de mme mais aprs un retard Tp, il en rsulte l'tat transitoire 0100=4. Quand C passe 0, D passe 1 mais aprs Tp, il en rsulte l'tat transitoire 0000=0. On remarque donc que pendant le changement d'tat 7 8, le systme en ralit passe par la squence suivante : 7 6 4 0 8 .
V-73
En gnral, ceci n'est pas trs gnant car les tats transitoires durent trs peut de temps. Mais dans certains cas, on est oblig d'utiliser d'autres compteurs qui ne prsentent pas cet inconvnient.
V.4.2 Les Dcompteurs Asynchrones

Il existe deux faons d'obtenir un dcompteur asynchrone. la premire consiste connecter l'horloge de chaque bascule la sortie inverse de la bascule prcdente. (Fig. V.10). la figure Fig. V.11 montre l'volution des tats du systme.
A
1
B
J Q
1
C
J Q
1
D
J Q
H
1
H
K Q
1
H
K Q
1
H
K Q
1
H
K Q
Fig. V.10 : Dcompteur Asynchrone 4 bits
H A B C D
0 0 0 0 1 1 1 1 0 1 1 1 1 0 1 1 0 0 1 1 1 1 0 1 0 1 0 1 1 0 0 1 0 0 0 1 1 1 1 0 0 1 1 0 1 0 1 0 0 0 1 0 1 1 0 0 1 0 0 1 0 0 0 0 0 0 0
Dcimal 0
15
14
13
12
11
10
Fig. V.11 : Chronogramme d'un dcompteur asynchrone 4 bits (modulo 16)
Une deuxime mthode consiste prendre les sorties du compteur sur les sorties inverses des bascules (Fig. V.12 et Fig. V.13)
1
H
1
H
K Q
1
H
K Q
1
H
K Q
1
H
K Q
Fig. V.12 : Dcompteur asynchrone 4 bits
V-74
0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15
D 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1
C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1
B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1
A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1
D 1 1 1 1 1 1 1 1 0 0 0 0 0 0 0 0
C 1 1 1 1 0 0 0 0 1 1 1 1 0 0 0 0
B 1 1 0 0 1 1 0 0 1 1 0 0 1 1 0 0
A 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0
15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0
Fig. V.13 : Squence de comptage et de dcomptage.
V.4.3 Les Compteurs/Dcompteurs Asynchrones

Un exemple est illustr sur la figure Fig. V.14. L'horloge de chaque bascule est prleve soit sur la sortie Q soit sur la sortie
Q de la bascule prcdente selon si l'on dsire fonctionner en compteur ou
en dcompteur. Ceci est ralis grce 3 "petits'" multiplexeurs 1 parmi 2. L'entre de contrle U/d permet de choisir le sens de comptage. U/D=1 comptage ascendant (compteur). U/D =0 comptage descendant (dcompteur)
H U/D
1 k
1 k
1 k
1 k
Fig. V.14 : Compteur / dcompteur 4 bits
V.4.4 Comptage incomplet

Jusqu'ici nous avons tudi des compteurs qui parcourent toutes les valeurs possibles de 0 2n-1 (nombre de bascules). Il arrive qu'on ait besoin de compteurs cycle incomplet, c.a.d. des compteurs modulo N avec N 2n, qui comptent de 0 jusqu' N-1 et recommence 0. Pour le cas des compteur asynchrones, pour construire un compteur [N], (modulo N) avec N 2n, on dtecte l'tat N, et on s'en sert pour remettre le compteur 0 d'une faon asynchrone : Le compteur est remis 0 au moment o l'tat N essaye d'apparatre, donc celui ci est remplac par 0. la figure Fig. V.15 montre un compteur modulo 5 et un compteur modulo 6.
V-75
A B C
A B C
Compteur [5]
C
Compteur [6]
C
Fig. V.15 : Compteurs modulo 5 et 6
Pour ce qui concerne les compteurs synchrones, le problme ne se pose pas, car la squence de comptage est prise en considration lors de la synthse des compteurs.
V.4.5 Mise en cascade des compteurs Asynchrone

Un botier compteur contient gnralement 4 tages. Pour constituer un compteur de plus grande taille, il faut associer plusieurs botiers en cascade. Pour le cascadage des compteurs asynchrones, il suffit de relier la sortie MSB (significative) de chaque botier l'entre horloge du compteur de rang suprieur. La figure Fig. V.16 montre deux exemples de compteurs. Un compteur 8 bits construit avec deux compteurs 4 bits et un compteur BCD modulo 100 construit avec deux dcades.
A B C
Compteur
A B C
A B C
A B C
[16]
Compteur
[16]
Compteur
[10]
Compteur
H
compteur
[10]
BCD
compteur [256]
Fig. V.16 : Compteur modulo 256 et compteur BCD modulo[100] 100
B C
B C
B C
B C
Compteur
[10]
Compteur
[6]
Compteur
[10]
Compteur
[6]
compteur BCD compteur Fig. V.17 : Compteur des secondes ( gauche) suivi du compteur des minutes [60] [60]
BCD
V-76
V.4.6 Les compteurs Synchrones

Les compteurs synchrones sont aussi raliss l'aide de bascule J-K. Mais la diffrence des compteurs asynchrones, ici toutes les bascules reoivent la mme horloge. Il en rsulte qu'a chaque coup d'horloge toutes les sorties changent en mme temps, il n y a donc pas d'tats transitoires.
H Q n Qn+1 J J Q 0 0 1 1 0 1 0 1 K J K
0 0 0 x 0 1 1 1 1 x H 1 0 1 1 x 1 0 1 K Q 0 0 x 0 1 0 Fig. V.18 : Table des transitions d'une bascule J-K
Pour la synthse des compteurs synchrones, on va prsenter la table de vrit de la bascule J-K d'une faon un peut diffrentes (Fig. V.18). Pour diffrentier "un peut" des compteurs asynchrones, on va prendre des bascules ragissant sur front montant.
V.4.6.1 Synthse d'un compteur synchrone 4 bits D 0 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 0 0 0 0 0 0 0 0 1 1 1 1 1 1 1 1 C 0 0 0 0 1 1 1 1 0 0 0 0 1 1 1 1 B 0 0 1 1 0 0 1 1 0 0 1 1 0 0 1 1 A 0 1 0 1 0 1 0 1 0 1 0 1 0 1 0 1 JA 1 x 1 x 1 x 1 x 1 x 1 x 1 x 1 x KA x 1 x 1 x 1 x 1 x 1 x 1 x 1 x 1 JB 0 1 x x 0 1 x x 0 1 x x 0 1 x x KB x x 0 1 x x 0 1 x x 0 1 x x 0 1 JC 0 0 0 1 x x x x 0 0 0 1 x x x x KC x x x x 0 0 0 1 x x x x 0 0 0 1 JD 0 0 0 0 0 0 0 1 x x x x x x x x KD x x x x x x x x 0 0 0 0 0 0 0 1
JA
BA DC
JB
BA DC
JC
BA DC
JD
BA DC
00 01 11 10
00 01 11 10 1 x x 1 1 x x 1 1 x x 1 1 x x 1
00 01 11 10 0 1 x x 0 1 x x 0 1 x x 0 1 x x
00 01 11 10
00 01 11 10
00 01 11 10 0 0 1 0 x x x x x x x x 0 0 1 0
00 01 11 10 0 0 0 0 0 0 1 0 x x x x x x x x
00 01 11 10
JA = 1
JB = A
JC = AB
JD = ABC
V-77
KA
BA DC
KB
BA DC
KC
BA DC
KD
BA DC
00 01 11 10 x 1 x 1 x 1 x 1 1 x 1 x 1 x 1 x
00 01 11 10 x x x x x 1 x 1 x 1 x 1 0 0 0 0
00 01 11 10 x x 0 0 x x 1 0
00 01 11 10 x x 0 0 x x x x 0 1 0 0 x x 0 0
00 01 11 10
00 01 11 10
00 01 11 10
00 01 11 10
x x x x 0 0 1 0
KA = 1
A
KB = A
B
KC = AB
C
KD = ABC
B
J
H
J
H
J
H
J
H
1 H
Fig. V.19 : Compteur synchrone 4 bits
V.4.6.2 Gnralisation Compteur synchrone :
Ja = Ka = 1 Jb = Kb = A Jc = Kc = AB Jd = Kd = ABC Jn = Kn = Q0Q1Q2 Qn-1
Dcompteur synchrone :
ja = ka = 1 jb = kb = A jc = kc = A B jd = kd = A B C jn = kn = Q0Q1Q2 Qn-1
A
J H 1 H K Q Q J H K Q Q
B
J H K Q Q
C
J H K Q Q
Figure V.1 : Dcompteur Synchrone 4 bits
V-78
A
DI R J 1 H K H Q Q M J H K Q Q
J M H K
Q M Q
J H K
Q Q
CL R
Figure V.2 : Compteur Dcompteur Synchrone
QA
DIR
QB
QC
QD
J 1 H K H
C
Q M Q
P
J H K
C
Q M Q
P
J H K
C
Q M Q
P
J H K
C
Q Q
P
CLR L
Figure V.3 : Comteur Dcompteur Synchrone avec chargement parallle et RAZ
V.4.6.3 Synthse d'une dcade synchrone D 0 1 2 3 4 5 6 7 8 9 0 0 0 0 0 0 0 0 1 1 C 0 0 0 0 1 1 1 1 0 0 B 0 0 1 1 0 0 1 1 0 0 A 0 1 0 1 0 1 0 1 0 1 JA 1 x 1 x 1 x 1 x 1 x KA x 1 x 1 x 1 x 1 x 1 JB 0 1 x x 0 1 x x 0 0 KB x x 0 1 x x 0 1 x x JC 0 0 0 1 x x x x 0 0 KC x x x x 0 0 0 1 x x JD 0 0 0 0 0 0 0 1 x x KD x x x x x x x x 0 1
V-79
JA
BA DC
JB
BA DC
JC
BA DC
JD
BA DC
00 01 11 10
00 01 11 10 1 x x 1 1 x 1 x x x x x x 1 x x
00 01 11 10
00 01 11 10 0 1 x x 0 x 0 1 x x x 0 x x x x
00 01 11 10
00 01 11 10 0 0 1 0 x x x x 0 0 x x x x x x
00 01 11 10
00 01 11 10 0 0 0 0 0 x x 0 1 x x x x 0 x x
JA = 1
KA
BA DC
JB = AD
KB
BA DC
JC = AB
KC
BA DC
JD = ABC
KD
BA DC
00 01 11 10 x 1 x 1 x x x 1 1 x 1 x x x x x
00 01 11 10 x x 1 0 x x 1 0 x x x x x x x x
00 01 11 10 x 0 x 0 x x 0 1 x x x x x 0 x x
00 01 11 10 x x x x x x x x x x x x 0 1 x x
00 01 11 10
00 01 11 10
00 01 11 10
00 01 11 10
KA = 1
A
KB = A
B
KC = AB
C
KD = A
D
J
H
J
H
J
H
J
H
1 H
Fig. V.20 : Dcade synchrone
V.4.6.4 Mise en cascade de compteur synchrones La mise en cascade doit tre SYNCHRONES, tous les compteurs doivent recevoir la mme horloge. Le problme est que de cette faon ils vont compter en parallle et on aura pas le comptage dsir.
A B C
A B C
A B C
A B C
CTR 0
CTR 1
CTR 2
CTR 3
H
Il faut quun compteur ne sincrmente que lors du dbordement du compteur prcdent. On
V-80
va rajouter chaque compteur une entre de validation V et une sortie de retenue R Lentre de validation V permettra de le contrler : V=1 Comptage, V=0 arrt
La sortie de retenue R passe 1 pour indiquer que le compteur est arriv en fin de cycle. Compteur 4 bits, N=15 R=1, N15 R=0 Compteur par 10, N=9 R=1, N9 R=0
A
V J H K Q Q
D
R
J H K
Q Q
J H K
Q Q
J H K
Q Q
Figure V.4 : Compteur Synchrone 4 bits avec E/S de cascadage
A B C
A B C
A B C
A B C
CTR 0
CTR 1
CTR 2
CTR 3
H
Figure V.5 : Cascadage de compteurs syncrones
VI-81
VI LES MEMOIRES
Une mmoire est un dispositif capable d'enregistrer, de conserver et de restituer des informations codes en binaire dans un ordinateur.
VI.1 Hirarchie des mmoires dans un ordinateur

Les mmoires d'un ordinateur se rpartissent en plusieurs niveaux CPU registres caractriss par leur temps d'accs et leur capacit. La figure 3.1 illustre cette hirarchie. Plus on s'loigne du CPU, plus le temps d'accs aux Mmoire cache mmoires augmente ainsi que leur capacit alors que le cot par bit diminue. Mmoire cache Les lments situs dans l'unit centrale sont les registres, ils sont trs rapides et servent principalement au stockage des oprandes et des rsultats intermdiaires. La mmoire cache est une mmoire rapide de faible capacit. La mmoire Mmoire centrale cache est le plus souvent intgre au processeur pour qu'elle soit la plus rapide possible. On peut avoir une partie sur le processeur (On chip cache) et une partie hors du processeur. Mmoire de masse La mmoire centrale et l'organe principal de rangement des informations utilises par le CPU. C'est une mmoire semi-conducteurs, son temps disque CDd'accs est beaucoup plus grand que celui des registres et de la mmoire dur ROM cache. Fig. VI.1 : hirarchie des mmoires Les mmoires de masse sont des mmoires priphriques de grande capacit et de cot relativement faible. Elles servent d'lments de stockage permanent et utilisent pour cela des support magntique (disques, bandes) et des support optiques (disques optiques). Registres On-chip cache Off-chip cache (SRAM) Mmoire centrale (DRAM) Mmoire secondaire (disk) Mmoire tertiaire (CD-ROM) 1 - 2 ns 3 - 10 ns 5 - 50 ns 50 - 250 ns 5 - 20 ms 100 - 500 ms 32 - 512 octets 1 - 256 Ko 64 - 256 Ko 1 Mo - 1 Go 100 Mo - 1 To 600 Mo - qq Go
tab. VI-1 : Quelques ordres de grandeurs
VI.2 Classement des mmoires selon l'Utilisation

Il existe de nombreuses varits de mmoire semi-conducteurs. Cette diversit vient du fait que la mmoire idale grande capacit, consommant peu d'nergie, de vitesse leve, gardant son information en cas de coupure d'alimentation, n'existe pas. Les diffrentes catgories de mmoire que nous rencontrerons sont des compromis sur quelques paramtres indispensables, nous allons les classer en fonction de leurs utilisation.
VI.2.1 Mmoire vive ou RAM

La mmoire vive est une mmoire dans laquelle on peut crire ou lire une information. En anglais on la dsigne sous le sigle RAM (Random Access Memory), mmoire accs alatoire, cela signifie qu'aprs avoir lu ou crit dans une position mmoire, on peut lire ou crire dans une autre position quelconque. Ceci par opposition avec le s mmoire accs squentiel (srie), dans lesquels aprs avoir lu ou crit dans une position mmoire, la prochaine opration de
VI-82
lecture/criture ne peut porter que sur la position mmoire immdiatement voisine. Remarquons que la nomenclature RWM (read write memory) aurait t plus approprie. Le contenu d'une mmoire vive s'efface quand la tension d'alimentation disparat, d'o la qualification de mmoire volatile. On distingue les RAMs statiques et les RAMs dynamiques : - Le taux d'intgration des RAM statique est assez faible et leur prix de revient (au Mbits) reste relativement lev, par contre, leur temps d'accs est faible. Elles sont utilises dans les mmoires caches (interne et externe) - Le taux d'intgration des RAM dynamique est lev et leur prix de revient (au Mbits) est plus faible mais leur temps d'accs est assez lev. Elles sont utilises dans la mmoire centrale.
VI.2.2 Mmoire Morte ou ROM

L'utilisateur ne peut que lire le contenu de cette mmoire. Elle est inscrite par le constructeur au moment de la fabrication selon les spcifications du client. On utilise ce genre de mmoire quand l'information qu'on y enregistre est une information fige qui n'est pas susceptible de subir un changement, comme par exemple les valeurs de la fonction sinus pour les angles compris entre 0 et 90. S'il arrive malgr tout qu'on soit oblig de changer le contenu, il faut commander un autre botier au constructeur, ce qui demande beaucoup de temps (plusieurs semaines). L'utilisation des ROM ne devient intressante que si le nombre de botiers identiques est grand (plusieurs milliers), compte tenu du cot de dveloppement initial (masque du contenu de la mmoire). Le gros avantage des mmoires ROM est de conserver leur contenu aprs une coupure d'alimentation, elle fait partie des mmoires non volatiles.
VI.2.3 Mmoire MORTE PROGRAMMABLE ou PROM

Lorsque l'information que l'on dsire enregistrer dans une mmoire non volatile est susceptible de varier de temps en temps (comme un programme qu'on met au point par exemple), l'utilisation des ROM ne convient plus. On utilise alors des mmoires PROM programmable par l'utilisateur au moyen d'un dispositif adquat appel programmateur de PROM. Si aprs inscription et utilisation, le contenu s'avre inexact, on jette le botier et on en reprogramme un autre. L'opration prend quelques minutes. Comme les mmoires ROM, le contenu des PROM ne s'efface pas aprs coupure d'alimentation.
VI.2.4 Mmoire morte reprogrammable ou EPROM

Avec les PROM, pour changer le contenu, il faut jeter le botier est reprogrammer un nouveau. Cela peut devenir gnant du point de vue financier si les modifications deviennent trop frquentes. Les mmoires EPROM (Electrically Programmable Read Only Memory) appeles aussi ROM effaables, constitue une solution ce problme. Quand on veut changer le contenu d'un botier, on n'est pas oblig de le jeter, on peut effacer son contenu en l'exposant aux rayons ultraviolets travers une fentre de quartz place sur le botier, puis enregistrer lectriquement les nouvelles informations en appliquant des tensions plus leves que la tension d'alimentation normale. L'effacement par ultraviolets dure une vingtaine de minutes. Comme pour les mmoires ROM, l'intgrit de l'information est conserve aprs disparition de l'alimentation.
VI.2.5 Mmoire MORTE EFFAABLE lectriquement ou EEPROM

Ces mmoire non volatiles prsentent l'avantage d'tre inscriptible lectriquement et effaable lectriquement d'o leur nom EEPROM (Electrically erasable programmable Read Only Memory) . Cela permet de gagner du temps car l'effacement lectrique prend beaucoup mois de temps que l'effacement par ultraviolets.
VI-83
VI.2.6 Mmoire FLASH

Les mmoires flash sont des EEPROM accs rapide. L'accs en lecture est comparable celui des RAMs (<= 100 ns). L'accs en criture est plus long ( <= 10 s). On distingue des variantes accs parallle et d'autres accs srie. Sur les ordinateurs, elles sont utilises surtout pour le stockage du bios. Ailleurs, ces mmoires sont utilises dans beaucoup d'applications et sont promues un avenir trs prometteur. Les cartes puces en sont fournies et elles remplacent dj les Disques durs sur certains ordinateurs portables.
VI.2.7 Cellule statique d'une mmoire vive

Dans ce cas, l'information est stocke dans une bascule comme une bascule D par exemple. Comme on le sait une fois la sortie de la bascule est dans un tat, elle y restera tant qu'en ne vient pas la changer en mettant le bit enregistrer sur l'entre D et en envoyant un coup d'horloge sur son entre horloge. Les mmoires ainsi construites sont appeles les RAM Statiques (SRAM). Toutes les bascules (D, R-S, J-K) avec ou sans horloge peuvent servir de point de mmorisation, mais pour des raisons d'encombrement, on utilise des bascules bistables constitues de 6 transistors MOS ou de 2 transistors bipolaires. Les MOS sont plus utiliss du fait de leur facilit d'intgration et de leur faible consommation. Mme cette solution reste trop encombrante ce qui fait qu'en gnral les RAM statiques n'ont pas une trs grande capacit. la figure Fig. VI.3 illustre le principe de fonctionnement d'une cellule SRAM
Vcc Vcc
T3
T4
T1
T2
ligne de slection ligne de slection Colones de lecture ecriture D D ecriture de 1 ampli de lecture criture de 0
Fig. VI.2 : cellule de mmorisation dune RAM statique
Vcc
T3
T4
T1
T2
ligne de slection Colonnes de lecture criture D D
Fig. VI.3 : schma gnral d'une cellule SRAM
VI-84
Quelque soit le type de mmoire, les cellules son organises en matrice XY. Une cellule est repre par son numro de ligne et son numro de colonne qui constituent ce qu'on appelle l'adresse de la cellule. L'exemple de Fig. VI.4 illustre l'exemple d'une mmoire 16 bits, organise en 4 lignes et 4 colonnes. En utilisant des dcodeurs, on a besoin de deux bits d'adresse A1A0 Pour slectionner une ligne, et de deux bits d'adresse A3A2 pour slectionner une colonne, soit une adresse globale de 4 bits. Donc en gnral pour une mmoire de capacit N bits, il faut n bits d'adresses tels que N=2 n .
C0 C1 C2 C3 L0
dcodeur lignes
L1 L2 L3
Dcodeur colonnes
A3 A2 A1 Ao
Fig. VI.4 : structure matricielle
Un dcodeur est un circuit numrique qui a n entres d'adresse et N = 2n sorties. Les entres d'adresse permettent de slectionner une seule sortie. Selon la nature du dcodeur utilis, la sortie slectionne passe l'tat logique "1" ou "0", 0 0 1 1 toutes les autres sorties sont dans l'tat logique 2 2 contraire. La figure Fig. VI.5 montre la convention de 3 3 dessin pour faire la diffrence entre les deux types de dcodeur. A1 A0 A1 A0
sortie slectionne = 1 sortie slectionne = 0
Le schma de Fig. VI.7 illustre l'exemple d'une RAM statique 16 bits organise en matrice 4 x 4. Si on applique une adresse A 3A2A1A0 = 0110. A1A0 = 10 La sortie 2 dcodeur colonne est mise "1" ce qui rend T7 et T8 conducteurs, on a accs toutes les cellules de la (double) colonne n 2 (2, 6, 10 et 14). Or,. A 3A2 = 01 La ligne 1 est mise "1", seul le contenu de la cellule 6 est connecte W buffers la double colonne n 2 qui l'achemine vers la d'criture sortie travers les transistors T7 et T8. L'criture Vers se fait de la mme faon en utilisant les lignes cellule D D et D comme entres. En fait, en utilise une entre/sortie D + seule entre de lecture/ecriture grace au circuit ampli D illustr sur Fig. VI.6 qui utilise des circuits de lecture logique 3 tats pour contrler la lecture et R l'criture. Pour crire, on fait W=1, R=0, les Fig. VI.6 : circuit de lecture criture d'une RAM statique buffers d'criture sont valids, alors que l'ampli de lecture est dconnect. Pour la lecture on fait R=1, W=0, les buffers d'criture son dconnects, et l'ampli de lecture est valid.
Fig. VI.5 : convention de dessin pour dcodeur
VI-85
D0
Vcc
D0
D1
D1
D2
D2
D3
D3
1
0
4
1
dcodeur
ligne 2
10
11
12
3
13
T7
14
T8
15
D D 0 1 2 3
Dcodeur de colonnes
A3
A2
A1
A0
Fig. VI.7 : RAM statique 16 bits organise en matrice 4 x 4
VI.2.8 Cellule dynamique d'une mmoire vive

L'information est stocke dans une capacit de structure qui en fait la capacit parasite grillesubstrat d'un transistor MOS. Le "1" logique correspond la capacit charge et le "0" logique correspond la capacit dcharge. La cellule de mmorisation de base peut alors tre ralise de faon simplifie par rapport celle des mmoires statiques comme cela est illustr sure la figure Fig. VI.9. Cependant, si cette structure occupe peut de place, elle n'a par contre pas d'tat stable car la capacit tendance se dcharger dans la rsistance de fuite associe a la capacit. Il faut donc constamment rafrachir la mmoire, pour cela on lit la cellule intervalle rgulier (quelques millisecondes) et on rinscrit son contenu. Pour cette raison, la mmoire est dite dynamique. Les mmoires dynamiques sont environ 4 fois plus denses que les mmoires statiques de mme technologies mais plus dlicates d'utilisation.
W
Ecriture : W=1, T1 conduit Si Din = 0 C est dcharge Si Din = 1 C est charge Lecture : W=0, R=1, T3 conduit - Si C charge T2 conduit Dout = 0 - Si C dcharge T2 bloqu Dout = 1
Din
Dout
Fig. VI.8 : principe d'une cellule DRAM
On retrouve donc en sortie l'information d'entre complmente.
VI-86
lignes de slection
W R slection ligne
T1
T3 T2
C
lecture ecriture
Din
rafraichissement
Dout Fig. VI.9 : Cellules de mmorisation dune RAM dynamique
1 dcodeur lignes 2 3
K1
K2
K3
K4
D
0 1 2 3
dcodeur colonnes
A3
A2
A1 A0 Fig. VI.10 : RAM Dynamique organise en matrice 4 x 4 avec son circuit de lecture criture
VI.2.9 Cellule d'une mmoire ROM

Il s'agit essentiellement de prsence ou d'absence d'une connexion entre une ligne et une colonne. Cette connexion peut tre une mtallisation (court-circuit), une diode ou un transistor MOS. Pour lire le contenu cellule (i,j), on met la colonne j 0 et on lit la sortie D sur la ligne i. - Si prsence de connexion D = 0 - Si absence de connexion D=1
Vcc Vcc
sortie D
y3
y2
y1
Fig. VI.11 : Cellule d'une mmoire ROM
Do
D1
En technologie MOS, le point de connexion est un transistor MOS avec ou sans grille selon si on
VI-87
dsire mmoriser un 0 ou un 1. Pour lire le contenu cellule (i,j), on met la ligne i 1 et on lit la sortie D sur la colonne j. - Si MOS avec grille, il conduit Dj = 0 - Si MOS sans grille, il ne conduit pas D = 1
Vcc
1 dcodeur ligne 2 3 K1 dcodeur ligne
2 3 K1 D 0 1 2 3 0 1 2 3
K2
K3
K4
K2
K3
K4 D
dcodeur colonnes
dcodeur colonnes
A3
A2
A1
A0
A3
A2
A1
A0
Fig. VI.12 : ROM 16 bits (dcodeur ligne actif : (a) niveau haut, (b) niveau bas)
VI.2.10
Cellule d'une mmoire PROM
La connexion est remplace par un micro fusible que l'utilisateur peut laisser intacte ou dtruire selon s'il veut mmoriser un 0 ou un 1. Le fusible peut tre dtruit par le passage d'un courant trs suprieur au courant normal de lecture. Dans le cas ou le fusible est constitu qu'une diode, celle ci peut tre dtruite par claquage en lui appliquant une tension inverse importante. On utilise aussi des transistor bipolaires dont on dtruit la jonction B-E ou des MOS dont on dtruit l'oxyde.
Vcc slection D Vcc
slection
Fig. VI.13 : Cellule d'une PROM
VI-88
VI.2.11
Cellule d'une mmoire EPROM et EEPROM
Le point de connexion est constitu d'un transistor MOS grille flottante (FAMOS : Floating avalanche injection MOS.) qui a une grille au silicium polycristallin compltement isole. L'oxyde est de 1000 environ entre le drain et la grille flottante, les lectrons peuvent alors voyager entre le drain et la grille isole travers la couche d'oxyde sous l'effet dun champ lectrique issu d'une tension (10 30 V) entre le drain est la grille de contrle. Une fois l'impulsion termine, les lectrons restent pigs grce l'isolement de la grille. Si la charge de la grille est suprieure la tension de seuil, on aura rendu le grille de contrle MOS conducteur et mmoriser un "0". L'effacement de la SiO2 mmoire est obtenu par rayonnement ultra violet (2537 ) grille flottante d'intensit importante provoquant un photo-courant entre le (Si) substrat et la grille et dchargeant celle-ci. Aprs effacement, S D tous les bits sont "1". Les EEPROMs utilisent une technologie semblable source drain l'EPROM avec la proprit d'tre effaable lectriquement. En p+ p+ fait, on peut rcrire dans la mmoire avec une impulsion lectrique sans tre oblig de l'effacer. Ceci est rendu possible Substrat n car la zone (tunnel) isolant la grille et le drain a une paisseur Fig. VI.14 : transistor FAMOS trs mince (50 200 contre 1000 pour l'EEPROM) ce qui rend possible le dplacement des lectrons dans les deux sens grce au mcanisme de FowlerNordheim. Le dveloppement des EEPROMs a ouvert un champ d'utilisation trs important car on a enfin des mmoires lectroniques non volatiles. Elles ne sont pas aussi rapides que les RAM, mais en tout cas, bien plus rapides et surtout moins encombrantes que les mmoires magntiques. Les plus rapides sont appeles mmoires flash. Elles remplacent trs avantageusement les disquettes et les cartes magntiques, mais il faut attendre encore un peu pour arriver la capacit des disques durs.
VI.3 Organisation par mot

Dans les mmoires que nous venons de voir, on peut adresser un bit la fois. Dans la pratique, on dsire adresser des mots de plusieurs bits, comme des octets par exemple. Pour faciliter le dessin, la figure Fig. VI.15 montre une mmoire de 16 mots de 4 bits chacun. Elle est obtenue par association de 4 matrices de 16 bits. Toutes les matrices reoivent la mme adresse ligne et colonne. Quand on crit un mot, chaque bit est stock dans une matrice. Les circuits de lecture criture ne sont pas reprsents.
VI-89
Vcc
Vcc
Vcc
Vcc
A3 A2
dcodeur lignes
A1 A0
dcodeur colonnes
D3
D2
Fig. VI.15 : mmoire de 16 demi-octets
D1
D0
Pour obtenir une mmoire organise en octets, il suffit de prendre 8 matrices.

D7 D6 D5 D4 D3 D2 D1 D0 A0 A1 A2 A3 A4 A5 A6 A7
Fig. VI.16 : mmoire 256 x 8
VI.3.1 Capacit d'une mmoire

Pour viter toute confusion lors de la dtermination de la taille d'une mmoire, se rappeler que : Le nombre de bits du BUS DE DONNEES dtermine la TAILLE DES MOTS que l'on peut mmoriser dans la mmoire. Le nombre de bits du BUS D'ADRESSE dtermine CAPACITE, c'est dire le NOMBRE DE MOTS que la mmoire peut stocker.
VI-90
R W
capacit = 2n mots de k bits
D0 D1 D2 Dk
Bus de donnes
An
...
A2 A1 Ao
Bus d'adresse
Fig. VI.17 : prsentation externe d'une mmoire
VI.3.2 Entre de slection de botier

Beaucoup de circuits lectroniques sont munis de cette entre. Quand elle est valide, elle permet au circuit de fonctionner correctement. Si elle n'est pas valide, le circuit est compltement dconnect du bus de donnes. Ceci est trs utile quand il s'agit de connecter plusieurs circuits en parallle sur un mme bus. L'adressage doit tre fait de telle sorte qu'il n'y a jamais plus d'un circuit slectionn.
VI.3.3 Augmentation de capacit mmoire par association de plusieurs botiers

Ralisons une mmoire de 4 Mo l'aide de 4 botiers mmoires de 1 Mo chacun. Une mmoire de 1 Mo possde 20 entres adresse (voir tableau ci-contre), A0...A19. Or, pour adresser 4 Mo il faut 22 entres adresse, A0...A21. Les 20 premiers bits d'adresse (A0...A19) servent d'adresser le mme octet au sein des 4 botiers. Les deux bits d'adresses restant (A 20 et A21) permettent l'aide d'un dcodeur 1 parmi 4 de slectionner un botier.
D0 D7
Botier 3
CS
Botier 2
CS
Botier 1
CS
Botier 0
CS
20
20
20
20
A0 A19
2 Dcodeur (1/4)
1
Fig. VI.18 : association de botiers mmoire
A20 A21
Position 1 botier 2me botier 3me botier 4me botier

er
Adresse (Hexa) 000000 0FFFFF 100000 1FFFFF 200000 2FFFFF 300000 3FFFFF
Adresse (Dec) 0 1048575 1048576 2097151 2097152 3145727 3145728 41194304
tab. VI-2 : rpartition des adresses entre botiers
Nb bits adresse 10 11 12
Capacit 1024 2048 4096 1 ko 2 ko 4 ko
VI-91
13 14 15 16 17 18 19 20 21 22 23 24 25 26
8192 16384 32768 65536 131072 262144 524288 1048576 2097152 4194304 8388608 16777216 33554432 67108864
8 ko 16 ko 32 ko 64 ko 128 ko 256 ko 512 ko 1 Mo 2 Mo 4 Mo 8 Mo 16 Mo 32 Mo 64 Mo
tab. VI-3 : capacit en fonction du nombre de bits d'adresse
VI.4 Cycle de lecture
Les cycles de lecture criture ne sont pas les mme pour toutes les mmoires. Le cycle de lecture Adresse reprsent sur la figure 3.13 est un cycle gnral qui reprsente les oprations effectuer pour raliser CS une opration de lecture. 1) L'UC envoie l'adresse (de la case mmoire que RE l'on dsire lire) 2) L'UC envoie le signal de slection de botier CS. HI HI Donnes Donnes en sortie 3) L'UC envoie le signal RE (Read Enable) pour informer la mmoire qu'on dsire raliser une Temps d'accs lecture. Fig. VI.19 : Cycle de lecture 4) Au bout d'un certain temps que l'on dfinit comme le temps d'accs, les donnes se prsentent sur le bus de donnes qui tait en mode haute impdance 5) Aprs lecture des donnes, L'UC ramne les signaux CS et RE leur position de repos. Un court instant aprs, les sorties repassent en haute impdance et le bus d'adresse est libr pour une ventuelle nouvelle utilisation. Remarque : Le positionnement de l'adresse revient positionner plusieurs bits d'adresse. Pour ne pas alourdir le dessin, on a coutume de reprsenter deux signaux complmentaires avec un point d'intersection qui matrialise l'instant de changement des signaux. La zone hachure prcise que la valeur de l'adresse n'a aucune importance.
Cycle de lecture
VI-92
VI.4.1 Cycle d'criture

Comme pour le cycle de lecture, l'UC : 1) 2) 3) 4) 5) Envoie l'adresse Envoie CS Place la donne sur le bus de donnes Envoie WE Ramne WE sa position de repos aprs une temporisation qui dpend du type de mmoire. 6) Dslectionne le botier en ramenant CS sa position de repos.
Adresse
Cycle d'criture
CS
WE Donnes
Donnes
Fig. VI.20 : Cycle d'criture
VI.4.2 Les barrettes SIM et DIM

Les barrettes SIM et DIM sont des petites barrettes enfichables portant des RAMs dynamiques qu'on utilise au niveau de la mmoire centrale. Ces barrettes on eu beaucoup de succs car elles prennent trs peu de place sur la carte mre et sont trs facile placer. Voici un classement selon la chronologie de leurs apparition sur le march (jusqu' 1997): Barrette SIM 30 pins SIM 72 pins DIM 168 pins capacit par barrette 256k, 1Mo , 4 Mo 4Mo, 16 Mo 32 Mo, 64 Mo, 128 Mo temps de cycle 60ns - 70 ns 60 ns - 70 ns 10 ns - 70 ns

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V2 V1 V= R2 R1+R2 V1 V= R2 R1+R2 V1 + R1 V2 R1+R2 V = R1 1 R1 + 1 +

I.2 Diviseur de courant

Dans notre cas V =E, Vo=0, =RC : Constante de temps. Vs(t)=E(1-e-t/ )

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Plus RC= faible

Plus la rponse est rapide

I.3.2.1 Rponse un rectangle t [to,t1[ Charge de la capacit

plus le signal de sortie ressemble au signal d'entre

Fig. I-2 : Rponse un rectangle d'une cellule RC passe bas

I.3.3 RC passe haut

Fig. I-3 : Rponse un chelon

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Dcharge de la capacit vers zro. , Ve VC VS 0 VS

Fig. I-4 : Rponse un rectangle d'une cellule RC passe haut

Fig. I-5 : RC passe haut, rponse un signal carr (RC faible)

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Exercice : Dessiner l'allure de Vs pour les 2 circuits ci-dessous.

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Fig. II-2 : Commutateur rel

Fig. II-3 : Comportement dynamique

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II.2 La diode en commutation

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II.2.1 Comportement dynamique dune diode

Fig. II-6 : Temps de rponse d'une diode

II.3 Transistor bipolaire en commutation

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Ic Rc Ic C Rb Ib B Vbb E Vce B Vcc Vce Vcc Vrc Vcc/Rc Icmax Ibsat S Q

Fig. II-8 points de fonctionnement d'un transistor en commutation

VCE = VCESAT 0.2V V -V ICMAX = CC CESAT RC

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II.3.1 Temps de commutation

t off Fig. II-9 : Temps de commutation d'un transistor

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II.3.2 Commande dynamique d'un transistor de commutation

VB(t) VCC - (VCC

VCC E 0.7 VCC 0.7

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Si VCC=E et si 0.7V est ngligeable devant VCC :

II.3.3 Application : Multivibrateur Astable

T1 RB1C1 Ln 2Vcc-0.9 RB1C1 Ln2 Vcc 0.7

T2 RB2C2 Ln 2Vcc-0.9 RB2C2 Ln2 Vcc 0.7

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Rb2 VC2 ~0.2V Q1 C2

Fig. II-13 : Multivibrateur Astable

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II.4 Transistor MOS enrichissement

Fig. II-14 : MOS canal n enrichissement

V TH VGS < VTH VGS >> VTH OFF ON

VGB VGS > VTH

VGS << VTH

Fig. II-15 : Caractristiques d'un MOS

II.4.1 Commutateur analogique (porte analogique)

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II.5 Amplificateur oprationnel

II.5.1 Fonctionnement en boucle ouverte, COMPARATEUR

Vo V OH V Abo V Vi= V - V VOL Vo