4ème Telecom République Tunisienne

Ecole Supérieure Privée d'Ingénierie et de

B1
Technologie

Esprit 2010-2011

Mini Projet VHDL

Modélisation d’un émetteur-récepteur

asynchrone universel

EASYUART-2010
RÉALISÉ PAR : ENCADRÉ PAR :
LLASSOUED HOUSSEM EDDINE
ASSOUED HOUSSEM EDDINE MM
R.R. BBARGUAOUI
ARGUAOUI HHICHEM
ICHEM
MR. MMHAMDI
MR. HAMDI AABDELBACET
BDELBACET
PLAN DE l'EXPOSE 2/29

Plan de l’exposé :
 I-Introduction : IV-Limites & Evolution:
 Objectifs:  Limites et évolution :
 Problématique:
 V-Conclusion :
 Solution envisagée:
 Conclusion :
 II-Analyse & Conception:
 Générique :
 Besoins Fonctionnels:
 Besoins Optionnels:
 Conception générale:
 Conception détaillée:
 III-Réalisation:
 Environnement:
 La Solution:
 Simulation & validation:
1-INTRODUCTION 3/29

INTRODUCTION
1-INTRODUCTION I 4/29

Objectifs

• Enrichir les connaissances sur le langage VHDL.

• Structurer le traitement d’un problème complexe.

• Appliquer le savoir faire à des applications réelles.

• Se familiariser avec le IDE de Xilinx.

1-INTRODUCTION II 5/29

Problématique

COMMENT ?
• Assurer la transmission des données sur une liaison série.

• Transformer une donnée parallèle vers une donnée série?

• Assurer un certain contrôle d’erreur

1-INTRODUCTION III 6/29

Solution Envisagée : EasyUART-2010

SYSTÈME QUI
• Répond à tous les besoins d’une UART

• Assure l’envoi et la réception sur une ligne série

• Assure la sauvegarde de l’information dans une mémoire Tampon

• Contrôle les erreurs de parité

• Permet de générer l’état en temps réel.

2-ANALYSE & CONCEPTION 7/29

Analyse &
Conception
2-ANALYSE & CONCEPTION I 8/29

Besoins fonctionnels

• Envoyer une donnée parallèle de 8 bits en série

• Recevoir une donnée série et la stocker dans un registre 8 bits

• Synchroniser l’émission

• Synchroniser la réception

• Générer un débit binaire = 9600 bauds

2-ANALYSE & CONCEPTION II 9/29

Besoins optionnels

• Détecter les erreurs de parité

• Indiquer l ’état actuel de l’opération

• Débit binaire (Baud) configurable

2-ANALYSE & CONCEPTION III 10/29

Conception générale – Schéma Bloc

Vers le Processeur
Etat_Tx Etat_Rx

CLK
Transmetteur TxD

RS232
Vers RS232
UART
Processeur
Du Processeur

RESET

Vers
ChargRx 8 Bits
Du

Récepteur RxD

ChargTx
Err_Parité

Data
in/out
8
2-ANALYSE & CONCEPTION IV 11/29

Conception détaillée :

ChargTx

1 CLK Unit 3 TxD Unit

CLK TxD
CLK_TX
Clk TxD
RESET Unit CLK_RX Unit 2
Etat_Tx

2 CTRL Unit Parité_Tx 4 RxD Unit

8 2
Etat_Rx
Ctrl RxD
Unit Parité_Rx
Unit
RxD

RESET Registre Data

ChargTx
Erreur DATA
ChargRx
in/out
ChargRx
2-ANALYSE & CONCEPTION V 12/29

Fonctionnement du Récepteur :

Registre DATA
Registre Tampon IDLE
8 7 6 5 4 3 2 1 START
8 7 6 5 4 3 2 1
DATA
MSB LSB
STOP

IDLE

Mode Idle

1 2 3 4 5 6 7 8
Mode Idle Start Bit DATA Stop Bit
2-ANALYSE & CONCEPTION VI 13/29

Fonctionnement de l’Emetteur:

Registre DATA
IDLE
8 7 6 5 4 3 2 1
START

DATA
MSB Registre Tampon LSB
STOP
8 7 6 5 4 3 2 1
IDLE

Mode Idle

1 2 3 4 5 6 7 8
Mode Idle
3- REALISATION 14/38

Réalisation
3- REALISATION I 15/29

Environnement du Travail

• Xilinx ISE Design Suite 12.2

3- REALISATION II 16/29

La solution

• Entité Horloge CLK_UNIT

• Entité Transmetteur TxD_UNIT

• Entité Récepteur RxD_UNIT

• Entité de Contrôle CTRL_UNIT

• Registres DATA intermédiaires

3- REALISATION III 17/29

Simulation – l’unité Horloge

3- REALISATION IV 18/29

Simulation – l’unité de réception sans bit de parité

3- REALISATION V 19/29

Simulation – l’unité de réception avec bit de parité

3- REALISATION VI 20/29

Simulation – l’unité de transmission sans bit de parité:

3- REALISATION VII 21/29

Simulation – l’unité de transmission avec bit de parité:

3- REALISATION VIII 22/29

Simulation – l’unité de contrôle en réception:

3- REALISATION IX 23/29

Simulation – l’unité de contrôle en transmission:

4- Limites & Evolution 24/29

Limites
&
Evolution
4- Limites & Evolution I 25/29

Limites & Evolution

AMÉLIORER LE PROJET !
• Optimiser le code source

• Gérer tous les cas de simulation possibles

• Détecter plus efficacement les erreurs

• Intégrer la technique de suréchantillonnage

• Penser à réaliser le système réellement

5- Conclusion 26/29

CONCLUSION
5- Conclusion I 27/29

Conclusion

A la fin de ce projet on a réussi à concevoir un

système qui répond au besoins demandés . Cette
étape présente un élan pour encourager le
développement des solutions optimisées et
améliorer la créativité dans les milieux éducatifs.
Merci
Mercipour
pourvotre
votreattention
attention

QUESTIONS ??
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EasyUART-2010
Modélisation d’un émetteur-récepteur asynchrone
universel
Sujet Proposé et Encadré par :

Mr Bargaoui Hichem
Mr Mhamdi Abdelbacet
Conçu & Réalisé par :

LASSOUED HOUSSEM EDDINE

ESPRIT 2010-2011

ème