Lesbusd'interconnexion

Organisationdesbusdansunordinateur

MichalMrissa

LesBus

Dfinitionetaspectphysique

Qu'estcequ'unbus?

Unmoyendecommunicationentrecomposants

Mtaphore:routes(autoroutespriphriquechemin)

Aspectphysique

Unenappedefilslectriques

Gnralementgravsdanslacartemre(backplane)

Relieleslmentsdel'ordinateurpardesconnecteurs(slots)

Connectauxcoupleursd'I/O,auCPU,laMC

Parcourupardesimpulsionslectriques(signalbinaire)

Accsmultiplesparlesconnecteursbesoind'arbitrage

MichalMrissa

LesBus

Aspecttemporel

Fonctionnementsynchrone

Rythmparsonhorloge:unmouvementparcycle

Requiertlammevitessepourleslmentsconnectsaubus

Frquencedefonctionnement

F=nombredecyclesparseconde(enHertz)

Dbitthoriquemax(appelaussibandepassante)

D=largeurdebus*frquence

Engnral,ledbitmoyen(ourel)est26foisplusfaiblequeledbit
maxthoriquecarl'utilisationn'estjamaispleinementoptimise(idem
occupationdessecteursd'undisquedur)

MichalMrissa

LesBus

Aspecttemporel

Fonctionnementasynchrone

Pasd'horlogesurlebus,rythmparlesignal

dtectiondesvariationsdesignalsurlefil

Envoid'informationsdecontrlencessaire

Dbut,find'mission,ACK,handshake

Ressembleunprotocolerseau

Pourmesurerledbitd'untelbus

Voirleshorlogesinternesauxcomposantsconnects

Lamoinsrapideestlaplussignificative

Objectif:crerunesynchronisationdirigeparlesdonnesentre
matreetesclavesurlebus

MichalMrissa

LesBus

Aspectlogique

Espaced'adressage

Notiondelargeurdebus=>nombredefils

1fil=bussrie,plusieursfils=busparallle

Quantitd'information,systmebinaire(Shannon)

Q=log2(1/p(x))bits=log2(1/(1/nbvaleurspossibles))

Q=log2(2nombredefils)=nombredefilsbits

Dcoupagedel'espaced'adressagedubus
(cfMem*/IOsurarchitectureIntel)

MichalMrissa

LesBus

Aspectlogique

Transaction

dsigneunchangeentre2lmentsconnectsaubus,prendgnralementplusieurs
cycles

Multiplexage

Partagedutempsd'utilisation

Exemple:crituremmoiresur2cycles

1cyclepourcrirel'adresse,1cyclepourlesdonnes

Spcialisationdesbus

moinsdemultiplexage=gaindetemps,maiscotdefabricationaugment(plusde
connecteurs,protocolesd'changecomplexes,tailledescartes)

Enfonctiondedonnes:busd'adresses,busdedonnes,busdecommandes

Plusieurslmentsconnectssurunmmebusbesoind'arbitrage

MichalMrissa

LesBus

Arbitragedebus

Unseulmatresurlebusunmomentdonn

Celuiquimetdesdonnes(master)

Lesautresreoiventlesdonnes(slave)

Transactionendiffusionpossible(broadcast)

Oneringtorulethemall,
oneringtofindthem,
Oneringtobringthemall
andinthedarknessbindthem.
J.R.R.Tolkien

Ex:misejourdescachessurlebus

Mcanismesd'arbitrages

Pourdsignerleprochainmatre

Detypestatique

Signauxutiliss:BusRequest,BusGrant,BusBusy
DaisyChain,mixte

Detypedynamique

Centralis,mixte,dcentralis

Besoind'unestratgie:linaire,circulaire,cyclique,multiple

Fonctionduniveaudeprioritetdel'anciennetdelademandedebus

MichalMrissa

LesBus

Arbitragedebus

Lesmcanismes

DaisyChain:djvu!

Avantages:simple,indpendantnombremodules

Inconvnients:prioritstatique(position),lenteurrponse(longueurguirlande),intolranceauxpannes(module)

Centralis

Avantages:pasdedlai,tolranceauxpannes,prioritnonstatique(programmer)

Inconvnients:beaucoupdecbles

Mixte

Organisationcentralisedesriesdemodulesendaisychain,BusGrantdonnunesrie,puisdaisychain

Dcentralis

Lignesdebuspourdonnerlaprioritencours,unarbitreparmodule

L'arbitrelocalcomparelaprioritdesonmodulecelleencourssurlebus

Avantages:pratiquepourlesmultiCPU,prioritdynamique

Inconvnients:sensibleauxpannes

MichalMrissa

LesBus

Stratgiesd'arbitrage

Linaire

Affectationd'unnumrodeprioritchaquedemandeur

Simple,maisrisquedefaminepourledemandeurlemoinsprioritaire

Circulaire(cfroundrobin)

Ilfautconnatrelederniermatre
Pasdefamine

Cyclique

Leplusanciennementserviestleplusprioritaire

Ilfautconnatrelesderniresdatesdeservice

Multiple

Oncombinelesstratgiescidessus

MichalMrissa

LesBus

Lesbusspcialiss

Busprocesseur

LienentreCPU,CacheL2,MC,AGP(ouPCIe),etPCI

Relisvialechipset(oucontrleur)northbridge

FSB(Frontside,CPUverschipset),BSB(Backside,CPUverscaches)

Plusrcents:HyperTransport(AMD),QPI(Intel)

Buslocaux

ISA,PCI,PCIX,VLB,AGP,PCIExpress(PCIe),PCIe2.0

BusI/O

AutourdusouthbridgeliaunorhtbridgeviaPCI(anciennement)ouDMI
(DirectMediaInterface,plusrcent)
Qu'importequenousempruntions

RS232,LPT,IDE,ATA,UltraDMA,PATA,SATA,SCSI,USB,Firewire
desitinrairesdiffrentspourvuque

MichalMrissa

LesBus

nousarrivionsaummebut.
Ghandi

10

MichalMrissa

LesBus

Source:wikipedia
(dsol):)

11

ArchitecturedebusIntelX58

Source:intel.com
MichalMrissa

LesBus

12

Source:intel.com
MichalMrissa

LesBus

13

ArchitecturedebusAMD750

MichalMrissa

LesBus

Source:AMD.com

14

ArchitecturedebusAMD890FX

MichalMrissa

LesBus

Source:AMD

15

LebusPCI

PeripheralComponentInterconnect(1992)

Paralllesur32bits,multiplex@/donnes

Envoi@puisenvoi(s)donnes(moderafalepossible)

Synchrone33Mhz,dbitmaxthorique126Mo/s

En1995:PCI2.166Mhz,possibleen64bits

IndpendancetotaleduCPU,arbitragecentralis

Mmoiretamponddie,architectureplug'n'play

volutionversPCIX,abandonnauprofitdePCIExpress

MichalMrissa

LesBus

16

LebusPCIExpress

Principedecommunication

x1

srie,pointpoint,symtrique,hotplug,asynchrone

Notiondelien(link)

Unlienestuncoupledelignes(1ligne=1pairedecbles)

Chaqueligneestdansunedirection(Dualsimplex!=fullduplex)

Nombredelignes=multiplicateurdulien(x1x2x4x8...)

Signaldiffrentiel(moinsdeparasites,idemhificblessymtriques)

Codagedesdonnes

Dansunetrame(UK:frame),oupaquet

en8b/10b(8bitssur10bits)structure[startdatabyteend]

Vitessedetransfert

Signal2,5Gbit/sparlignepardirection

Exercice:Calculezlabandepassanteagrged'unelignePCIExpressx8

MichalMrissa

LesBus

17

LebusPCIExpress

Calculezlabandepassanteagrged'unelignePCI
Expressx8

2,5Gbits/sx2(directions)

x8(nombredelignes)

/10(10bitsparoctet,pourl'encodage)

Rsultat=4Go/s

Attention!Dansunsens,onreste2Go/s

MichalMrissa

LesBus

18

LebusPCIExpress

Modleencouchespourl'volutivit

Source:PCIExpress
systemarchitecture
AddisonWesley
MichalMrissa

LesBus

19

LebusPCIExpress

MichalMrissa

LesBus

Source:PCIExpress
systemarchitecture
AddisonWesley

20

LebusPCIExpress

Source:PCIExpress
systemarchitecture
AddisonWesley
MichalMrissa

LesBus

21

LebusPCIExpress

Source:PCIExpress
systemarchitecture
AddisonWesley
MichalMrissa

LesBus

22

LebusUSB

UniversalSerialBus

V.1(1995),v.2.0(2000),etv.3.0(2008)
Bussrie,multiplex,maxi127priphriques,toussurlemmebus(adresse7bits)
dbitpartag

Hotplug,plug'n'play,connecteurstandard4broches

CodageNRZi(nonretourzroinvers)

USB1.0:min1,5Mbits/smax12Mbits/s(1,5Mo/s)

USB2.0:max480Mbits/s(60Mo/s)

USB3.0:max5Gbits/s(625Mo/s)

carlevoltagedanslescablespassede3,30,4volts
Connecteurslectriquesetoptiques

http://www.usb.org/developers/docs/

MichalMrissa

LesBus

23

LebusUSB

Ressembleunrseau(hubUSB)

Dialoguesimultandespriphriquessurlebus

Paquetdetypedata,token,ack,special

Notiondetransactionde13paquets

Toutetransactioncommenceparuntoken

Indiquelescaractristiquesdelatransaction(sens,type)etadressededestination(priphriqueconnect)

Identificateurdepaquet(PID)pourchaquetoken:

INlecturepriphrique

OUTcriturepriphrique

SOFStartofframe

SETUPindiquequ'unpaquetdecommandessuit nepeuttreignor

Notiondesousadresse(endpoint)permettantd'interagiravecunepartiedepriphriqueseulement

Enfindetrame:codeCRC

MichalMrissa

LesBus

24

LebusUSB

Transmissiondetrames

Detypeisochroneouasynchrone

Isochrone

garantiedbit

Rservationd'unespacetempscyclique

Prioritparrapportauxpaquetsasynchrones

PourlaVoIP,vido,etc

Modled'interactionrseau(ACK,token)

Tramessynchronesprioritairessurlesasynchrones

Modesd'interaction

Selonlepriphrique:pollingouINT

Souris60Hz(CPU3Ghz)ouDisquedur

MichalMrissa

LesBus

25

LebusUSB

Source:USBExplained
PrenticeHall
MichalMrissa

LesBus

26

Interrosurprise

Quellebandepassanteestncessairesurlebusreli
votrecartegraphiquepourvisualisersansralentissement
unfilmHDsurvotrebelcranplat?

Hint:larponseestenMo/s

Pourlesrapides

PourquoilePCIExpressconvient?

Etpourunersolutionde25601440??

MichalMrissa

LesBus

27

Petitscalculs

Unpixelentruecolors=24bits

UncranenFullHD=1920*1080

Framerateacceptable=60Hz

24*1920*1080*60=2985984000b/s

~356Mo/s

Sachantqueledbitrelest(aumoins)2foisplusfaibleque
ledbitmaxthorique
Dbitmaxrequis>700Mo/s

MichalMrissa

LesBus

28

Conclusion

Diffrentstypesdebus

LesartresouveinesduPC

Lescaractristiqueschangentselonlesbesoins

Construitssurplusieursniveaux(physiquesystmed'exploitation)

Encoredescompromis

Parallle/srie,sync/async/isoc,Qosetc?

Limitationsimportantesdeperformances

Mmesilescomposantssontindividuellementperformantsentermede
vitesse

MichalMrissa

LesBus

29

BACKUP

MichalMrissa

LesBus

30

LebusPCI
Prsentationgnrale

MichalMrissa

LesBus

BusPCI,principe,historique

MichalMrissa

LesBus

BusPCI,signaux(senspourinitiateur)
bus carte
AD[31:0]
<>
C/BE#[3:0] >
PAR
<>
FRAME#
<>
TRDY#
>
IRDY#
<>
STOP#
<>
DEVSEL#
>
LOCK#
<>
REQ#
<
GNT#
>
CLK
>
RST#
>
PERR#
<>
SERR#
>
MichalMrissa

bus carte
AD[63:32]
<>
C/BE[7:4]
>
PAR64
<>
REQ64#
<>
ACK64#
>
CLKRUN#
<>
PME#
<
3.3Vaux
>
TDI
>
TDO
<
TCLK
>
TMS
>
TRST#
>
INT#[A:D]
<
LesBus

BusPCI,arbitrage
L'arbitredebus(chipset)reoittouteslesrequtes(REQ#)et
slectionneunmatreenvalidantdurantunepriode
d'horlogesonsignalGRANT#
L'arbitragesefaitdurantuncycled'change(arbitrage
cach),ilseravalidelafinducycleencours
Lapolitiqued'arbitragedpenddel'arbitre(chipset)

MichalMrissa

LesBus

BusPCI,commandes

LectureE/S
EcritureE/S
Lecturemmoire
Ecrituremmoire
Ecrituremmoiremultiple
Lectureconfiguration
Ecritureconfiguration

MichalMrissa

Acquittementinterruption
Ecrituremmoireet
invalidation
Lecturelignemmoire
Cyclespcial
Cycled'adressedouble

LesBus

BusPCI,chronogramme

MichalMrissa

LesBus

BusPCI,lesinterruptions
ChaqueconnecteurPCIdisposede4interruptions
matrielles,INTA#INTD#
Ungestionnaired'interruptionaffectelesinterruptions
ADauinterruptionslibresduprocesseur(015dans
lecasduPC)
Lesinterruptionspeuventtrepartages
Lefonctionnementdpenddugestionnaire(chipset)
etdelaconfigurationP.&P.
MichalMrissa

LesBus

BusPCI,configuration
Lesregistresdeconfiguration
principauxdfinissentlefabricantet
lemodledelacarte
D'autresregistresdeconfiguration
dfinissentlespossibilitset
caractristiques
Lesplug&playdfinitlesadresses
debasedelacarte

MichalMrissa

LesBus

BusPCI,gestiondeserreurs
PERR#dfinituneerreurdeparitquiinvalidela
transactionencours
SERR#dfinituneerreurgravemettantencause
l'intgritdusystmequiestalorsrinitialis
STOP#permetd'arrterunetransactionencours

MichalMrissa

LesBus