Circuits Programmables FPGA S.

Haroun

Série de TD n° 2 Circuits Programmables FPGA

Exercice 1
1.1. Les bibliothèques utilisées sont ieee.std_logic_1164, work.std_arith.
1.2. Le nom de l’entité est PORTES, le nom de l’architecture est ARCH_PORTES.
1.3. Schéma fonctionnel de la fonction. 3.4. Schéma structurel du circuit.

& Y1

Y1 ≥1 Y2
A Y2
Y3 A
=1
Y4 Y3
B PORTES Y5
Y6 1 Y4
Y7
B
& Y5

≥1 Y6

=1 Y7
3.5. On peut constater que :
Y1 correspond bien à Y1 = A .B (Y1 = ‘1’ seulement quand A et B sont à ‘1’)
Y2 correspond bien à Y2 = A+B (Y2 = ‘1’ si A ou B sont à ‘1’)
Y3 correspond bien à Y3 = A  B (Y3 = ‘1’ si A = ‘1’et B = ’0’ ou A= ‘0’et B = ’1’)
Y4 correspond bien à /A (Y4 = ‘1’ si A = ’0’ et Y4 = ’0’ si A = ’1’)
Y5 correspond bien à un Nand entre A et B puisque Y5 est le complément de Y1.
Y6 correspond bien à un Nor entre A et B puisque Y6 est le complément de Y2.
Y7 correspond bien à un OU exclusif entre A et B puisque Y7 est le complément de Y3.

Exercice 2 :

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Exercice 3 :

Exercice 4 : Etude d’un décodeur BCD-7segments

4.1. Description VHDL de cet afficheur 7 segments pour afficher les entiers DEC de 0 a 9.

4.2. Schéma fonctionnel de la fonction réalisée.

SEG(0)
DEC(3)
SEG(1)
DEC(2) SEG(2)
SEG(3)
DEC(1)
DEC7SEG4 SEG(4)
DEC(0)
SEG(5)
SEG(6)

4.3. DEC est un mot de 4 bits, SEG est un mot de 7 bits.

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Quand DEC = 0, les segments a, b, c, d, e, f doivent être allumées, la Led g doit être éteinte.
On en déduit :
a = SEG(6), b = SEG(5), …, g = SEG(0).

4.4. « SEG <= "1111110" WHEN DEC = 0 » peut se traduire ainsi:

« SEG reçoit la valeur "1111110" quand DEC vaut 0 ».
<= correspond à une affectation, une opération d’écriture : on donne à la variable SEG la valeur « 1111110 ».
= correspond à un test, une opération de lecture, on vérifie que DEC a la valeur 0.

4.5. Pour les valeurs de DEC > 9, SEG reçoit «-------» soit indifféremment 0 ou 1 (don’t care).
On laisse au compilateur le choix de décider.

4.6. Les lignes modifiées sont en gras.

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Exercice 5 :

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Exercice 6 :
6.1. Donner une description VHDL structurel du circuit logique illustré ci-contre :

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6.2. Un additionneur complet 1bit pour être réaliser sur base de deux demi-additionneurs et d'une porte OR. Donner
la description VHDL structurel.

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